对比文件名称：发明专利_JPS63306732A Clock pulse supply device
目标专利名称：用于使用脉冲吞没技术使分频器同步的方法和装置
模型名称：DeepSeek
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：具有被配置为对第一周期信号进行分频以生成第一分频信号的第一分频器《直接公开》 | 译文：图1中，第一分频器（FF1）对第一时钟脉冲（CLK1）进行分频，输出Q1。 | 对比文件公开了第一分频器（FF1），其接收第一时钟脉冲（CLK1）作为输入，并输出分频后的信号Q1。这直接对应于目标专利中对第一周期信号进行分频以生成第一分频信号的技术特征。 |
| 技术特征B：具有被配置为对第二周期信号进行分频以生成第二分频信号的第二分频器《直接公开》 | 译文：图1中，第二分频器（FF2）对第二时钟脉冲（CLK2）进行分频，输出Q2。 | 对比文件公开了第二分频器（FF2），其接收第二时钟脉冲（CLK2）作为输入，并输出分频后的信号Q2。这直接对应于目标专利中对第二周期信号进行分频以生成第二分频信号的技术特征。 |
| 技术特征C：耦合到所述第一电路路径和所述第二电路路径，并且被配置为：比较基于所述第一分频信号的第一感测信号的相位和基于所述第二分频信号的第二感测信号的相位《直接公开》 | 译文：图1中，异或电路（EX-OR）接收第一分频器输出Q1和第二分频器输出Q2，并输出它们的异或结果。 | 对比文件中的异或电路（EX-OR）耦合到两个分频器的输出路径，接收Q1和Q2。异或运算的结果直接反映了两个输入信号的相位关系（同相为低，反相为高），因此该电路被配置为比较两个分频信号的相位。这直接公开了技术特征C。目标专利说明书指出感测信号可以是分频信号本身或其缓冲版本，对比文件直接使用分频器输出作为比较对象，属于公开范围。 |
| 技术特征D：以及如果所述第一感测信号和所述第二感测信号异相，则生成第一触发信号《直接公开》 | 译文：当Q1和Q2反相时，异或电路（EX-OR）输出高电平信号。 | 对比文件明确，当两个分频信号Q1和Q2相位不同（即反相）时，异或电路输出高电平。这个高电平信号起到了触发信号的作用，用于控制后续的门电路。这直接对应于目标专利中在感测信号异相时生成触发信号的技术特征。 |
| 技术特征E：耦合到所述相位检测电路，并且被配置为响应于所述第一触发信号而将所述第一周期信号的脉冲抑制至少一个周期以调节所述第一分频信号的相位《直接公开》 | 译文：图1中，门电路（G1）接收第一时钟脉冲CLK1和来自异或电路（EX-OR）的输出信号。当异或输出为高时，门G1关闭，阻止CLK1脉冲到达第一分频器FF1，从而使FF1的输出相位翻转。 | 对比文件中的门电路（G1）耦合到相位检测（异或）电路的输出。当异或输出高电平（即触发信号有效）时，门G1抑制（吞没）输入到第一分频器FF1的第一时钟脉冲CLK1，其结果是FF1的输出Q1相位发生改变（翻转）。这直接且完整地公开了技术特征E：响应触发信号，抑制第一周期信号的脉冲，以调节第一分频信号的相位。 |
| 技术特征F：耦合到所述相位检测电路，其中所述相位检测电路被配置为：如果所述第一感测信号和所述第二感测信号异相则生成第二触发信号，并且其中所述第二脉冲抑制电路被配置为：响应于所述第二触发信号，而抑制所述第二周期信号的脉冲至少一个周期，以调节所述第二分频信号的相位。**《未公开》** | 对比文件未公开与第二分频器（FF2）的输入时钟CLK2串联的、受异或电路输出控制的第二门电路。 | 对比文件仅公开了对第一分频器输入脉冲的抑制（通过门G1）。图中和文字描述均未提及存在第二个类似的脉冲抑制电路来抑制第二时钟脉冲CLK2。其技术方案是通过调节一个分频器的相位来使其与另一个同步，而不是两个都调节。因此，技术特征F未被公开。 |
| 技术特征G：其中所述第一感测信号是所述第一分频信号，并且其中所述第二感测信号是所述第二分频信号。《隐含公开》 | 译文：异或电路（EX-OR）的输入直接来自第一分频器输出Q1和第二分频器输出Q2。 | 对比文件中用于相位比较的信号直接取自分频器的输出Q1和Q2，并未经过缓冲或其他处理。根据目标专利说明书[0011]段，感测信号可以是分频信号本身。因此，对比文件直接公开了感测信号是分频信号本身的具体实施方式。虽然未使用“感测信号”这一术语，但本领域技术人员能够毫无疑义地认识到Q1和Q2就是用于相位比较的信号，即感测信号。 |
| 技术特征H：其中所述第一感测信号是所述第一分频信号的缓冲版本，并且其中所述第二感测信号是所述第二分频信号的缓冲版本。《隐含公开》 | 对比文件未明确提及“缓冲版本”。 | 目标专利说明书[0011]段指出，感测信号可以是分频信号的“缓冲版本”。在电路设计中，为了驱动负载或进行电平匹配，对信号进行缓冲是常规技术手段。本领域技术人员在实施对比文件方案时，完全有可能根据实际电路需求（如驱动能力、隔离等）在分频器输出与相位检测电路输入之间插入缓冲器，而这不影响相位比较的核心功能。因此，该技术特征被对比文件隐含公开。 |
| 技术特征I：进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号**《未公开》** | 对比文件仅涉及一级分频（FF1， FF2），未公开对分频器输出信号进行进一步分频的第三分频器。 | 对比文件的技术方案中，用于相位比较的信号直接来自第一级分频器（FF1， FF2）。没有记载或暗示存在对Q1或Q2进行再次分频以产生更低频率信号（第三分频信号）并将其用作感测信号的结构。因此，技术特征I未被公开。 |
| 技术特征J：以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号。**《未公开》** | 对比文件仅涉及一级分频（FF1， FF2），未公开对分频器输出信号进行进一步分频的第四分频器。 | 同上，对比文件未公开第二级分频器。技术特征J未被公开。 |
| 技术特征K：其中所述第二脉冲抑制电路被配置为响应于所述第二触发信号而将所述第一分频信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。**《未公开》** | 对比文件未公开第二脉冲抑制电路、第二触发信号、第一分频信号（作为被抑制对象）以及第三分频信号。 | 该技术特征依赖于技术特征I、F等未被公开的上级特征。由于对比文件未公开多级分频结构，也未公开用于抑制第一分频信号（即FF1的输出Q1）脉冲的电路，因此技术特征K未被公开。 |
| 技术特征L：进一步包括：第三脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第三触发信号，并且其中所述第三脉冲抑制电路被配置为响应于所述第三触发信号而将所述第二周期信号的脉冲抑制至少一个周期以调节所述第二分频信号的相位。**《未公开》** | 对比文件未公开第三脉冲抑制电路、第三触发信号，也未公开对第二周期信号CLK2的脉冲抑制（如特征F所述）。 | 该特征是对第二周期信号进行脉冲抑制的另一种电路配置。如特征F所述，对比文件未公开对CLK2的抑制。因此，涉及更多触发信号和抑制电路的该变型也未被公开。 |
| 技术特征M：进一步包括：第四脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第四触发信号，并且其中所述第四脉冲抑制电路被配置为响应于所述第四触发信号而将所述第二分频信号的脉冲抑制至少一个周期以调节所述第四分频信号的相位。**《未公开》** | 对比文件未公开第四脉冲抑制电路、第四触发信号、第二分频信号（作为被抑制对象）以及第四分频信号。 | 该技术特征涉及多级分频和更复杂的脉冲抑制网络。对比文件未公开任何对分频器输出信号（如Q2）进行脉冲抑制的电路，也未公开第四分频器。因此，技术特征M未被公开。 |
| 技术特征N：进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号的缓冲版本**《未公开》** | 对比文件未公开第三分频器。 | 该特征与技术特征I类似，区别在于感测信号是第三分频信号的缓冲版本。由于核心的多级分频结构（第三分频器）未被公开，因此该特征也未被公开。 |
| 技术特征O：以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号的缓冲版本。**《未公开》** | 对比文件未公开第四分频器。 | 该特征与技术特征J类似，区别在于感测信号是第四分频信号的缓冲版本。由于核心的多级分频结构（第四分频器）未被公开，因此该特征也未被公开。 |
| 技术特征P：进一步包括：第三电路路径，具有被配置为对第三周期信号进行分频以生成第三分频信号的第三分频器，其中所述相位检测电路进一步耦合到所述第三电路路径并且进一步被配置为：比较基于所述第三分频信号的第三感测信号的相位与所述第一感测信号或所述第二感测信号的相位**《未公开》** | 对比文件仅公开了两个分频器（FF1， FF2）和比较它们相位的电路。未公开第三电路路径、第三分频器及对第三感测信号的相位比较。 | 对比文件解决的是两个分频器之间的同步问题。目标专利该特征扩展至三个或更多电路路径的同步。对比文件未公开相关技术内容。 |
| 技术特征Q：以及如果所述第三感测信号与所述第一感测信号或所述第二感测信号分别异相，则生成第二触发信号**《未公开》** | 对比文件未涉及第三感测信号，因此也未公开基于此生成第二触发信号。 | 该特征依赖于技术特征P未被公开的上级特征。因此，技术特征Q未被公开。 |
| 技术特征R：以及第二脉冲抑制电路，耦合到所述相位检测电路，并且被配置为响应于所述第二触发信号而将所述第三周期信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。**《未公开》** | 对比文件未公开第三周期信号、第三分频信号、第二触发信号（用于第三路径）以及相应的脉冲抑制电路。 | 该特征依赖于技术特征P、Q未被公开的上级特征。因此，技术特征R未被公开。 |
| 技术特征S：其中所述第一脉冲抑制电路包括：多个延迟触发器和与所述多个延迟触发器的输出对接的第一组合逻辑，用以基于所述第一周期信号和所述第一触发信号来生成门控脉冲《隐含公开》 | 对比文件中的第一脉冲抑制电路由门电路G1直接实现。图1中，G1是一个与门（或类似功能的门），其一个输入为CLK1，另一个输入为经过反相器（NOT）的异或输出。 | 目标专利说明书图7公开了使用D触发器和组合逻辑（NAND， NOR）来生成门控脉冲的详细电路。对比文件采用了一个简单的门电路（G1）来实现脉冲抑制功能。虽然具体电路结构不同，但两者都实现了相同的功能：响应于触发信号，生成一个控制信号（在对比文件中是经过反相的逻辑电平，在目标专利中是门控脉冲），以决定是否让时钟脉冲通过。本领域技术人员知晓，实现“与门控”功能有多种数字电路实现方式，使用触发器生成精确时序的门控脉冲是常规设计选择之一。因此，对比文件公开了“生成门控信号以抑制脉冲”的功能性特征，隐含公开了实现该功能的一类电路结构，其中包括目标专利的特定实现。 |
| 技术特征T：以及第二组合逻辑，与所述第一组合逻辑的输出和所述第一周期信号对接，并且被配置为基于所述门控脉冲来将所述第一周期信号的所述脉冲抑制所述至少一个周期。《隐含公开》 | 译文：门电路G1的输出连接到第一分频器FF1的时钟输入端。当G1输出无效时，CLK1脉冲被抑制。 | 对比文件中的门电路G1本身既完成了“生成门控信号”（由其逻辑运算实现），也完成了“基于门控信号抑制时钟脉冲”（由其输出直接控制时钟通路）的功能。目标专利图7将这两个功能分解为门控脉冲生成电路（734）和时钟门控电路（720）。本领域技术人员可以理解，对比文件的门G1等效地集成了这两个功能。将门控生成和时钟门控在逻辑上或物理上分开，是电路模块化设计的常规手段。因此，对比文件隐含公开了“基于门控信号抑制时钟脉冲”这一技术手段。 |
| 技术特征U：其中所述相位检测电路包括：异或逻辑，被配置为接收所述第一感测信号和所述第二感测信号《直接公开》 | 译文：图1中，异或电路（EX-OR）接收Q1和Q2。 | 对比文件明确公开了相位检测电路的核心部件是异或（EX-OR）逻辑电路，其输入端接收两个分频信号Q1和Q2。这直接对应于技术特征U。 |
| 技术特征V：一个或多个低通滤波器，耦合到所述异或逻辑**《未公开》** | 对比文件未公开低通滤波器。 | 目标专利说明书图8公开的相位检测电路包含低通滤波器（LPF），用于将异或输出的数字波形转换为模拟DC电压以便比较器判断。对比文件的相位检测是纯数字式的，异或输出直接作为控制信号（高/低电平）。两者工作原理不同。对比文件未公开低通滤波器这一部件。 |
| 技术特征W：以及一个或多个比较器，耦合到所述一个或多个低通滤波器，并且被配置为生成所述相位检测电路的包括所述第一触发信号的一个或多个输出。**《未公开》** | 对比文件未公开比较器。 | 如特征V所述，对比文件的相位检测输出是异或电路的直接数字输出，未经过低通滤波，也无需比较器来生成触发信号。异或输出高电平本身即作为触发信号。因此，技术特征W未被公开。 |
| 技术特征X：其中所述相位检测电路被配置为如果所述装置被复位或电力循环则比较所述第一感测信号的相位和所述第二感测信号的相位。**《未公开》** | 对比文件未提及复位（Reset）或电力循环（Power Cycle）的操作条件或时机。 | 目标专利该特征限定了相位检测和同步操作发生的特定时机（复位或上电后）。对比文件没有记载任何关于操作触发条件的内容，其电路可能持续工作。因此，该限制性条件未被公开。 |
| 技术特征Y：其中：所述第一分频器包括被配置为生成所述第一分频信号的同相版本和正交版本的第一同相/正交分频器**《未公开》** | 对比文件中的分频器是D触发器（FF1， FF2），输出为单端信号Q，未提及生成同相（I）和正交（Q）两路信号。 | 目标专利该特征涉及能够输出I/Q两路信号的分频器，常用于需要正交信号的收发机架构。对比文件的分频器是简单的二分频触发器，仅输出一路信号。两者结构不同，功能也不同。因此，技术特征Y未被公开。 |
| 技术特征Z：以及所述第二分频器包括被配置为生成所述第二分频信号的同相版本和正交版本的第二同相/正交分频器。**《未公开》** | 对比文件中的分频器（FF2）是D触发器，输出为单端信号Q，未提及生成I/Q信号。 | 同上，对比文件未公开能够输出I/Q信号的分频器。技术特征Z未被公开。 |
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