对比文件名称：发明专利_JP2010218617A Semiconductor memory device
目标专利名称：自适应负位线写入辅助
模型名称：专利创造性评估深度分析模型
## 特征比对表格 ##
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **特征A**：其包括：位线对《直接公开》 | [0012] “メモリセルアレイ１は、複数のワード線ＷＬと、ビット線ＢＬｔ、ＢＬｃからなる複数のビット線対ＢＬと、このワード線ＷＬとビット線対ＢＬの交差部に設けられた複数のＳＲＡＭセルＣｅｌｌとを備えている。”（存储器单元阵列1具备多条字线WL、由比特线BLt、BLc组成的多个比特线对BL、以及设于该字线WL与比特线对BL的交点处的多个SRAM单元Cell。） | 对比文件明确公开了SRAM存储器中的位线对（BLt, BLc），这与目标专利中用于存取存储器单元的位线对（真实位线和补充位线）结构相同。在对比文件中，位线对用于数据的读写操作，其作用与目标专利中位线对的作用一致，均为SRAM的基本组成部分。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| **特征B**：写入辅助电路，包含：电容器，具有耦合到负位线升压端子的第一端子以用于将负位线升压提供到所述位线对中的放电位线《直接公开》 | [0014] “ブートストラップ回路３は、...ブートストラップ用のキャパシタＣ＿ｂｏｏｓｔを有する。...ノードｎは、...ブートストラップ回路３のノードｎに接続される。”（bootstrap电路3具备...用于bootstrapping的电容器C_boost。...节点n连接到bootstrap电路3的节点n。）以及[0015] “ビット線ＢＬｔ、ＢＬｃは、また、書き込みバッファ回路４のトランジスタＱ１４、Ｑ１７を介してブートストラップ回路３のノードｎに接続される。”（比特线BLt、BLc还通过写入缓冲电路4的晶体管Q14、Q17连接到bootstrap电路3的节点n。） | 对比文件公开的bootstrap电路3包含电容器C_boost，其一个端子（节点n）通过写入缓冲电路4中的晶体管（Q14或Q17）连接到将被写入低电平的位线（例如BLt）。在写入操作中，该电容器用于产生负电压并施加到该放电位线上，以辅助写入。这与目标专利中电容器耦合到负位线升压端子以提供负位线升压的作用完全相同。因此，该特征被直接公开。 |
| **特征C**：第一反相器，具有耦合到所述电容器的第二端子的输出，所述反相器具有接地端子《直接公开》 | [0014] “インバータＩＶ６の出力端子は、インバータＩＶ７〜ＩＶ８を介してキャパシタＣ＿ｂｏｏｓｔの一端側のノードａに接続される。”（反相器IV6的输出端子通过反相器IV7~IV8连接到电容器C_boost的一端侧的节点a。） | 对比文件公开了由反相器IV7和IV8组成的反相器链（可视为一个驱动单元），其输出耦合到电容器C_boost的第二端子（节点a）。作为反相器，其必然包含接地端子以实现逻辑反转功能。该反相器用于控制电容器C_boost第二端子的电位（在写入起始前为VDD，在boost_en激活时被拉低至0V），从而启动负升压过程。其作用与目标专利中驱动电容器第二端子的反相器相同。因此，该特征被直接公开。 |
| **特征D**：开关，耦合于所述接地端子与接地之间，所述开关被配置成响应于升压跟踪信号的确证而断开以使得所述电容器的所述第二端子浮置以终止所述放电位线的所述负位线升压 | [0014] “ノードｎは、ノードｎを放電するためのＮＭＯＳトランジスタＱ１２、Ｑ１３を介して接地線ＶＳＳに接続されている。トランジスタＱ１２のゲート端子には、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎがインバータＩＶ６を介して入力され...”（节点n通过用于放电节点n的NMOS晶体管Q12、Q13连接到接地线VSS。晶体管Q12的栅极通过反相器IV6输入有boost使能信号boost_en...） | 对比文件公开了晶体管Q12、Q13作为开关，耦合在电容器C_boost的第一端子（节点n）与地之间，但其作用是在写入操作初期对节点n进行放电，为后续产生负电压做准备。对比文件中的boost_en信号用于**启动**负升压操作（当boost_en变为“H”时，节点a被拉低，通过电容耦合使节点n产生负压），而非目标专利中用于**终止**负升压的“升压跟踪信号”。目标专利的开关（如M2）是响应于表示写入完成的升压跟踪信号而断开，使电容器第二端子浮置以终止升压。对比文件未公开此种用于终止升压的开关配置。因此，该特征未被直接公开，也不隐含公开，因为两者的作用机制和目的相反。 |
| **特征E**：多个虚设存储器单元，并联耦合于一对虚设位线之间，所述多个虚设存储器单元被配置成电模型化对通过一对存取晶体管耦合到所述位线对的存储器单元的写入操作《直接公开》 | [0025] “ダミーセルｄｕｍｍｙの構成は、図２に示す通常のＳＲＡＭセルＣｅｌｌと同様である。...実際には複数個のダミーセルが並列に接続される。”（dummy单元的构成与图2所示的通常SRAM单元Cell相同。...实际上有多个dummy单元并联连接。）以及[0026] “ダミーワード線ＤＷＬが選択されると、ダミーセルｄｕｍｍｙは、...レプリカビット線ＲＢＬの放電を行う。”（当dummy字线DWL被选择时，dummy单元对复制比特线RBL进行放电。） | 对比文件在第二实施例中明确公开了多个dummy单元（dummy cell），其结构与实际SRAM单元相同，并且并联连接。这些dummy单元用于在写入操作期间对复制比特线（RBL）进行放电，其放电特性（受晶体管阈值电压影响）用于模拟（或模型化）实际存储器单元的写入行为，以优化负升压的时机和幅度。这与目标专利中多个虚设存储器单元用于电模型化写入操作的作用相同。因此，该特征被直接公开。 |
| **特征F**：以及写入检测电路，被配置成响应于对所述多个虚设存储器单元的所述模型化写入操作的完成而确证所述升压跟踪信号。《隐含公开》 | [0013] “レプリカビット線ＲＢＬには、複数個のインバータＩＶ３〜ＩＶ５が直列に接続されている。レプリカビット線ＲＢＬの電位はインバータＩＶ３〜ＩＶ５を介して、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎとして出力される。...インバータＩＶ３〜ＩＶ５は、レプリカビット線ＲＢＬの電圧がプリチャージされた電圧ＶＤＤから電圧ＶＤＤ／２程度まで低下すると、出力信号であるブーストイネーブル信号ｂｏｏｓｔ＿ｅｎを“Ｌ”から“Ｈ”に反転させる機能を有する。”（在复制比特线RBL上串联连接有多个反相器IV3~IV5。复制比特线RBL的电位通过反相器IV3~IV5作为boost使能信号boost_en输出。...反相器IV3~IV5具有如下功能：当复制比特线RBL的电压从预充电电压VDD下降到约VDD/2时，将输出信号即boost使能信号boost_en从“L”反转为“H”。）结合[0025]-[0026]关于dummy单元的公开。 | 对比文件公开了由反相器IV3-IV5构成的检测电路，其监测复制比特线RBL的电压。当RBL电压因dummy单元的放电而降至VDD/2时，该电路输出激活的boost_en信号。boost_en信号可被视为一种“升压控制信号”。虽然对比文件中boost_en用于**启动**负升压，而目标专利的升压跟踪信号用于**终止**负升压，但两者的核心均在于“响应于模型化写入操作的某个完成节点来产生一个控制信号”。本领域技术人员从对比文件出发，在面临需要自适应终止负升压的问题时，有可能通过推理，将检测电路监测的对象从“复制比特线电压”替换为更能直接代表写入完成的“虚设存储器单元内部节点输出信号的二进制转变”，从而配置出响应于模型化写入操作完成而确证的信号。鉴于隐含公开判断标准宽松，以避免遗漏，此特征被认为被对比文件隐含公开。 |
| **特征G**：其进一步包括：字线，被配置成针对所述存取晶体管中的每一个而驱动栅极《直接公开》 | [0012] “第１及び第２のトランスファトランジスタＱ５、Ｑ６のゲート端子は、ワード線ＷＬに接続されている。”（第一及第二传输晶体管Q5、Q6的栅极端子连接到字线WL。） | 对比文件明确公开了字线（WL），其用于驱动存储单元中存取晶体管（Q5, Q6）的栅极，以在读写操作时选中相应行。这与目标专利中字线的作用完全相同。因此，该特征被直接公开。 |
| **特征H**：一对虚设位线，被配置成电模型化一对位线《隐含公开》 | [0012] “ビット線対ＢＬと略同一の長さのレプリカビット線ＲＢＬが、２本配設されている。”（设有两条与比特线对BL大致相同长度的复制比特线RBL。） | 对比文件公开了设置两条复制比特线（RBL），其长度与实际的位线对（BL）大致相同。虽然对比文件主要强调其整体电容用于模拟单个位线电容的倍数关系以进行定时监测，但本领域技术人员可以理解，为了更精确地模型化实际位线对（包括两条互补位线）的电气特性（如电容负载、耦合效应等），使用一对在物理和电气特性上与真实位线对相似的“虚设位线”是合理且容易想到的技术手段。因此，该特征被认为被对比文件隐含公开。 |
| **特征I**：以及虚设字线，被配置成电模型化所述存储器字线的字线出现时间，其中所述多个虚设存储器单元包含一对虚设存取晶体管，所述存取晶体管被配置成使其栅极由所述虚设字线驱动以耦合到所述虚设存储器单元从而耦合到所述一对虚设位线。《直接公开》 | [0025] “ダミーセルｄｕｍｍｙは、トランスファトランジスタＱ５、Ｑ６のゲートがダミーワード線ＤＷＬに接続されている点において、通常のＳＲＡＭセルＣｅｌｌと異なる。”（dummy单元在传输晶体管Q5、Q6的栅极连接到dummy字线DWL这一点上，与通常的SRAM单元Cell不同。）以及[0026] “本実施の形態のＳＲＡＭにおける書き込み動作において、ダミーワード線ＤＷＬは通常の選択ワード線ＷＬが“Ｈ”に立ち上げられるタイミングと同じタイミングで“Ｈ”にされる。”（在本实施形态的SRAM的写入动作中，dummy字线DWL在与通常的选择字线WL被提升为“H”的相同定时被置为“H”。） | 对比文件在第二实施例中明确公开了dummy字线（DWL），其在与实际字线（WL）相同的时刻被激活，从而用于模型化字线的出现时间。dummy单元中的存取晶体管（Q5, Q6）的栅极由该DWL驱动，进而将dummy单元耦合到复制比特线（RBL）。这完全对应于目标专利中虚设字线模型化字线出现时间，以及虚设存取晶体管由其驱动的技术特征。因此，该特征被直接公开。 |
| **特征J**：其中所述虚设存储器单元包含一对交叉耦合的反相器，且其中所述交叉耦合的反相器中的一个被配置成驱动虚设存储器单元输出信号《隐含公开》 | [0025] “ダミーセルｄｕｍｍｙの構成は、図２に示す通常のＳＲＡＭセルＣｅｌｌと同様である。”（dummy单元的构成与图2所示的通常SRAM单元Cell相同。）结合[0012]对图2单元的说明：“６トランジスタ型メモリセルは、...第１のインバータＩＶ１と...第２のインバータＩＶ２とを有する。これらインバータＩＶ１、ＩＶ２の入力と出力は相互に接続されている。”（6晶体管型存储器单元具备...第一反相器IV1和...第二反相器IV2。这些反相器IV1、IV2的输入和输出相互连接。） | 对比文件明确说明dummy单元的结构与普通SRAM单元相同，而普通SRAM单元包含一对交叉耦合的反相器（IV1, IV2）。这是SRAM存储单元的标准结构。虽然对比文件未明确记载将该交叉耦合反相器的输出作为“虚设存储器单元输出信号”引出并使用，但作为与真实单元结构相同的dummy单元，其内部必然存在这样的节点（如Q或QB节点），且该节点在写入操作时会发生变化。本领域技术人员在需要检测dummy单元内部状态以判断写入完成时，完全有可能且容易想到从该交叉耦合反相器的一个输出节点引出信号。因此，该特征被认为被对比文件隐含公开。 |
| **特征K**：并且其中写入检测信号被配置成响应于所述虚设存储器单元输出信号的二进制转变而确证所述升压跟踪信号。 | 无对应原文。 | 对比文件中的写入检测机制是基于复制比特线（RBL）的模拟电压降至某一阈值（VDD/2），而非检测虚设存储器单元内部存储节点（如Q节点）的数字二进制转变（从0到1或从1到0）。这两种检测机制原理不同。对比文件没有给出任何关于监测dummy单元内部节点二进制转变以产生控制信号的技术启示。因此，该特征既未被直接公开，也未被隐含公开。 |
| **特征L**：其中所述写入检测电路包含被配置成输出所述虚设存储器单元输出信号的延迟版本和补充虚设存储器单元输出信号的延迟版本的反相器的串联链。 | 无对应原文。 | 对比文件中存在反相器串联链（IV3-IV5），但其功能是用于对复制比特线的模拟电压进行缓冲和整形以产生boost_en信号，并非用于对虚设存储器单元的数字输出信号及其补信号进行延迟处理。目标专利中特定的反相器串联链（如220, 225, 230, 240）用于产生精确的延迟以生成检测窗口，该具体电路结构未被对比文件公开。因此，该特征未被公开。 |
| **特征M**：其中所述写入检测电路包含被配置成响应于所述虚设存储器单元输出信号的确证而接通的第一反相器和被配置成响应于补充虚设存储器输出信号的确证而断开的第二反相器。 | 无对应原文。 | 目标专利中利用两个反相器（201, 205）分别受控于q和qb信号，以在q信号发生任意方向的二进制转变时都能产生检测脉冲。对比文件中没有公开这种由虚设单元输出信号及其补信号控制两个独立供电路径的反相器结构。因此，该特征未被公开。 |
| **特征N**：其中所述写入检测电路包含被配置成锁存所述升压跟踪信号的锁存器。 | 无对应原文。 | 对比文件的写入检测电路中未包含用于锁存升压控制信号（boost_en）的锁存器结构。目标专利中的锁存器（210, 215）用于在检测到写入完成后锁存升压跟踪信号的低电平状态，确保负升压被可靠终止。该特定电路特征未被对比文件公开。 |
| **特征O**：其中所述写入检测电路被配置成响应于字线复位信号的确证而将所述升压跟踪信号充电到电源电压。 | 无对应原文。 | 对比文件中没有提及“字线复位信号”，也没有公开利用此类信号将升压控制信号预充电或复位至高电平（电源电压）的电路配置。因此，该特征未被公开。 |
| **特征P**：其中所述锁存器包含具有耦合到开关的锁存器接地端子的反相器，所述开关被配置成响应于字线复位信号的确证而将所述锁存器接地端子耦合到接地。 | 无对应原文。 | 该特征涉及锁存器内部反相器的接地端子受控于字线复位信号的具体结构。对比文件中既无相关锁存器，也无此控制开关，因此未被公开。 |
| **特征Q**：其中所述升压跟踪信号为低态有效信号，且其中写入检测信号被配置成在其确证期间使所述升压跟踪信号接地。 | 无对应原文。 | 对比文件中的boost_en信号为高电平有效（“H”激活），用于启动负升压。目标专利的升压跟踪信号为低电平有效，确证时被拉低至接地以终止升压。两者的有效电平、作用时机和目的均不同。因此，该特征未被公开。 |
| **特征R**：其包括：在对通过一对位线存取的存储器单元的写入操作期间，将所述位线中的放电位线耦合到充电电容器的第一端子，同时所述充电电容器的第二端子耦合到接地以开始所述放电位线的负位线升压操作《直接公开》 | [0018] “書き込みバッファ回路４には、...データ信号ＤＩは“Ｈ”であるものとする。...ゲートＧ６の出力信号が“Ｈ”となり、ビット線ＢＬｔがトランジスタＱ１５を介して０Ｖまで放電される。...ブートストラップ回路３は、...書き込みイネーブル信号ＷＥが“Ｈ”になり、書き込み動作が開始されると、トランジスタＱ１２、Ｑ１３が導通して、ノードｎが次第に放電される。”（在写入缓冲电路4中，...设数据信号DI为“H”。...门G6的输出信号变为“H”，比特线BLt通过晶体管Q15放电至0V。...bootstrap电路3在...写入使能信号WE变为“H”，写入动作开始时，晶体管Q12、Q13导通，节点n逐渐放电。）以及[0019] “ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが“Ｌ”から“Ｈ”となると、...ブートストラップ回路３において、ノードａの電位が電源電圧ＶＤＤから接地電圧０Ｖとなる。”（当boost使能信号boost_en从“L”变为“H”时，...在bootstrap电路3中，节点a的电位从电源电压VDD变为接地电压0V。） | 对比文件公开的写入操作过程包括：首先，通过写入缓冲电路将待写入低电平的位线（如BLt）放电至0V（即耦合到电容器C_boost的第一端子节点n的初始电位，此时节点n也在放电）。然后，当检测电路输出的boost_en信号激活（变为“H”）时，驱动电容器C_boost第二端子（节点a）的反相器链将其电位从VDD拉低至接地（0V）。由于电容器C_boost此前已被充电（节点a为VDD，节点n放电至接近0V），节点a被突然拉低至0V会通过电容耦合使节点n产生负电压，从而开始对已放电至0V的位线（BLt）施加负位线升压。这对应于目标专利方法中“将放电位线耦合到充电电容器的第一端子，同时电容器的第二端子耦合到接地以开始负位线升压操作”的步骤。因此，该特征被直接公开。 |
| **特征S**：响应于对所述存储器单元的所述写入操作的起始，确定对至少一个虚设存储器单元的写入操作何时完成《直接公开》 | [0018] “レプリカ書き込みバッファ回路２は、書き込みイネーブル信号ＷＥが“Ｈ”にされると、トランジスタＱ７を導通させて、レプリカビット線ＲＢＬの放電を開始する。レプリカビット線ＲＢＬの電圧が電圧ＶＤＤ／２程度まで放電されると、インバータＩＶ３〜ＩＶ５から出力されるブーストイネーブル信号ｂｏｏｓｔ＿ｅｎが反転して“Ｈ”になる。”（复制写入缓冲电路2在写入使能信号WE变为“H”时，使晶体管Q7导通，开始对复制比特线RBL放电。当复制比特线RBL的电压放电到约VDD/2时，从反相器IV3~IV5输出的boost使能信号boost_en反转变为“H”。）结合[0026]关于dummy单元参与放电的描述。 | 对比文件公开了在写入操作起始（WE变“H”）后，通过监测连接有dummy单元的复制比特线（RBL）的电压下降至预定阈值（VDD/2），来确定一个与dummy单元放电行为相关的时间点。这个时间点可以被视为对dummy单元（即虚设存储器单元）的模型化写入操作达到某一完成阶段的判断。因此，该方法步骤被对比文件直接公开。 |
| **特征T**：以及响应于对所述至少一个虚设存储器单元的所述写入操作完成的所述确定而使所述第二端子浮置以终止所述负位线升压操作，其中所述确定所述写入操作何时完成使用并联耦合于一对虚设位线之间的多个虚设存储器单元。 | 无对应原文。 | 对比文件中，响应于对dummy单元写入操作完成的确定（即boost_en变为“H”）所执行的动作是**启动**负位线升压（将节点a拉低），如特征R所述。而目标专利此方法步骤的核心在于“使第二端子浮置以终止负位线升压”。对比文件完全没有公开任何在模型化写入操作完成后使电容器第二端子浮置以终止负升压的机制。因此，该特征未被公开。 |
| **特征U**：其中使所述电容器的所述第二端子浮置包括对于耦合到所述电容器的所述第二端子的反相器而使接地端子与接地分离。 | 无对应原文。 | 该特征是实现“使第二端子浮置”的一种具体电路手段，即断开驱动反相器的接地路径。对比文件的bootstrap电路中没有采用这种通过断开反相器接地来使电容器端子浮置的结构。因此，该特征未被公开。 |
| **特征V**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含使用虚设字线模型化字线出现周期。《直接公开》 | [0026] “本実施の形態のＳＲＡＭにおける書き込み動作において、ダミーワード線ＤＷＬは通常の選択ワード線ＷＬが“Ｈ”に立ち上げられるタイミングと同じタイミングで“Ｈ”にされる。”（在本实施形态的SRAM的写入动作中，dummy字线DWL在与通常的选择字线WL被提升为“H”的相同定时被置为“H”。） | 对比文件在第二实施例中明确公开了使用dummy字线（DWL），并且其激活时间与实际字线（WL）同步，这直接实现了模型化字线出现周期的目的。因此，该特征被直接公开。 |
| **特征W**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含加载所述一对虚设位线以匹配所述一对位线的电容负载。《隐含公开》 | [0012] “ビット線対ＢＬと略同一の長さのレプリカビット線ＲＢＬが、２本配設されている。...レプリカビット線ＲＢＬ全体としては、ビット線ＢＬｔ又はビット線ＢＬｃの２倍の容量を有する。”（设有两条与比特线对BL大致相同长度的复制比特线RBL。...复制比特线RBL整体具有比特线BLt或比特线BLc的2倍容量。）以及[0025]-[0026]中dummy单元连接到RBL。 | 对比文件通过设置与真实位线长度相同的复制比特线（RBL），并连接上dummy单元，使得RBL具有与真实位线相关的电容负载特性（具体设计为2倍关系以用于定时监测）。这实质上是为了让复制比特线的放电行为能够反映真实位线（考虑其负载）的放电行为。本领域技术人员可以理解，为了使模型化更精确，使虚设位线的电容负载匹配真实位线对是一种常规技术手段。因此，该特征被认为被对比文件隐含公开。 |
| **特征X**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包括检测来自至少一个虚设存储器单元的虚设存储器输出信号的二进制转变。 | 无对应原文。 | 如特征K所述，对比文件使用的是监测复制比特线模拟电压的方法，而非直接检测虚设存储器单元内部存储节点的数字二进制转变。该具体检测方式未被对比文件公开。 |
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