对比文件名称：2007-05-17_发明申请_US20070109909A1 Pseudo-dual port memory where ratio of first to second memory access is clock duty cycle independent
目标专利名称：163伪双端口存储器CN108027787B
本次调用模型名称：DeepSeek-R1
作为资深专利代理师，我已根据目标专利说明书对权利要求技术特征进行解释，并结合对比文件内容进行深度分析与比对。以下为特征比对表格及公开性判断：
### **特征比对表格**
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **A. 包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作** | [0007] “...Within a single cycle of a clock signal supplied to the pseudo dual port memory, it appears that a first access of the memory array is performed from one port and that a second access of the memory array is performed from the other port. In reality, though, two accesses of the memory array are performed in rapid succession. If, for example, a read operation is to be performed from the first port of the pseudo-dual port memory and a write operation is to be performed from the second port of the pseudo-dual port memory...”<br><br>[0075] “...The control circuitry of the pseudo-dual port memory can be used in embodiments where the first memory access operation is a write operation and the second memory access operation is a read operation, where the first memory access operation is a write operation and the second memory access operation is a write operation, and where the first memory access operation is a read operation and the second memory access operation is a read operation.” | **未被公开**<br>对比文件描述了在一个时钟周期内执行两次存储器访问（例如先读后写），但其核心是描述一种操作顺序（两次访问），而非目标专利中定义的两种**配置模式**。目标专利说明书（如[0050]-[0054]段）明确区分了“第一模式”（读+写）和“第二模式”（只写），并详细说明了在不同模式下控制电路（如读取时钟的激活状态）和写入时钟生成逻辑的不同。对比文件通篇未明确划分或配置这两种模式，特别是未公开存储器单元被配置为在一种模式下支持“只写操作”。[0075]段虽然提到控制电路可用于不同的操作组合（如写-写、读-读），但这属于操作类型的可变性，而非目标专利中作为一种预设的、明确的“只写模式”配置。因此，本领域技术人员无法从对比文件毫无疑义地得出或合理推断出目标专利中定义的、具有明确模式配置的多个存储器单元。 |
| **B. 以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟，《直接公开》** | [0038] “...The circuitry of FIG. 6 outputs a read clock signal RCLK, a write clock signal WCLK, the internal clock signal ICLK, and the read/write decoding clock signal RWDCLK.”<br><br>[0042] “...The digital value on node 89 is the value of the read clock signal RCLK. The read clock signal RCLK therefore transitions high...”<br><br>[0043] “...The digital value on node 93 is the value of the write clock signal WCLK. The write clock signal WCLK therefore transitions high...” | **直接公开**<br>对比文件明确公开了控制电路（如图6所示的读时钟生成电路12、写时钟生成电路13、时间延迟多路复用器电路14等），并且该控制电路生成用于读取操作的读取时钟（RCLK）和用于写入操作的写入时钟（WCLK）。这与目标专利中控制电路的功能完全相同。 |
| **C. 所述读取时钟与所述写入时钟分开，《直接公开》** | [0038] “...outputs a read clock signal RCLK, a write clock signal WCLK...”<br><br>图6明确显示了分别产生RCLK和WCLK的不同电路路径。 | **直接公开**<br>对比文件中明确将“read clock signal RCLK”和“write clock signal WCLK”作为两个独立的信号进行描述和输出。本领域技术人员可以毫无疑义地确定，这两个时钟信号是由控制电路中不同的部分生成或控制的，是分开的。这直接对应于目标专利中“读取时钟与所述写入时钟分开”的特征。 |
| **D. ，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟，《直接公开》** | [0042] “When the clock signal CLK transitions high, the value of the read select signal CSAN is latched... The read clock signal RCLK therefore transitions high...”<br><br>[0059] “RESET pulsing high causes RCLK to transition low... The signal RCLK on node 89 therefore transitions low.”<br><br>[0061] “The latching of the output data is considered the end of the read operation.” | **直接公开**<br>对比文件公开了读取时钟电路（读时钟生成电路12）。首先，读取时钟RCLK的生成是响应于外部时钟CLK的上升沿（[0042]段），这对应于目标专利中“存储器周期的开始”。其次，读取时钟的重置发生在RESET信号脉冲变高之后（[0059]段），而RESET信号是由单触发电路125在ICLK上升沿（读取操作进行中）后经过延迟A产生的（[0058]段），这个重置时刻与读取操作完成（输出数据被锁存，[0061]段）相关联。因此，对比文件直接公开了响应于周期开始生成读取时钟，并在读取操作完成时重置该时钟的读取时钟电路。 |
| **E. 以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置，《直接公开》** | [0043] “...the write clock select signal CSBN is latched... The digital value on node 93 is the value of the write clock signal WCLK. The write clock signal WCLK therefore transitions high...”<br><br>[0068] “...Signal WCLK on node 93 therefore transitions low.” | **直接公开**<br>对比文件中的写入时钟电路（写时钟生成电路13）包含一个锁存器（由交叉耦合反相器91-92等构成，见[0043]段），其输出（节点93上的WCLK信号）即对应于目标专利中的“第一电路的输出”。该输出在外部时钟CLK上升沿（存储器周期开始）时被设置为高电平（[0043]段）。随后，在写入操作完成后，由RESET信号触发，该输出被重置为低电平（[0068]段）。这完全符合目标专利对该第一电路输出行为的描述。 |
| **F. 以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。** | [0062] “RCLK transitioning low when WCLK is a digital high causes a digital low signal to be present on both input leads of NOR gate 128. NOR gate 128 therefore outputs a digital high signal. This signal propagates through inverters 129 and 130. RWDCLK therefore transitions high...”<br><br>[0065] “...The propagation delay from the rising edge of RWDCLK to the rising edge of ICLK is shown in FIG. 7 by the dashed arrow labeled B. The rising edge of the signal ICLK terminates the precharge of the write operation.” | **未被公开**<br>目标专利的“第二电路”是一个逻辑实体，其功能是根据特定条件（第一模式下的两个条件，或第二模式下的一个条件）来“生成”写入时钟。对比文件没有公开这样一个具有此特定逻辑功能的独立“第二电路”。虽然对比文件的控制逻辑（如图6中的或非门128、反相器129、130等）在RCLK为低且WCLK为高时，会生成RWDCLK信号的高电平转换，从而影响写入操作的启动时序，但这并非一个专用于“生成写入时钟”的电路。写入时钟WCLK本身是由第一电路（写时钟生成电路13）在周期开始时生成的。更重要的是，对比文件**没有公开目标专利的“第二模式”**（只写模式），因此也就不存在“在第二模式下存储器周期的开始时，生成所述写入时钟”这一功能条件。因此，该技术特征既未被直接公开，也无法从对比文件中隐含推导出。 |
| **G. 其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。** | [0043] “When the externally supplied clock signal CLK transitions high, the write clock generator circuit 13 latches an externally supplied write select signal CSBN... The write clock signal WCLK therefore transitions high...” | **未被公开**<br>在对比文件中，写入时钟WCLK的**设置**是与读取时钟RCLK几乎**同时**发生的，两者都响应于外部时钟CLK的上升沿（[0042], [0043]段）。写入时钟并非如目标专利所要求的那样，在第一模式下响应于“读取时钟的重置”而被设置。在对比文件中，读取时钟的重置（RCLK变低）发生在写入时钟已经设置（WCLK为高）之后，并且是触发后续写入操作控制信号（如RWDCLK）的条件之一，而非重新设置WCLK本身。因此，该技术特征未被对比文件公开。 |
| **H. 其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。** | [0043] “When the externally supplied clock signal CLK transitions high, the write clock generator circuit 13 latches an externally supplied write select signal CSBN... The write clock signal WCLK therefore transitions high...” | **未被公开**<br>虽然对比文件公开了写入时钟WCLK响应于外部时钟CLK上升沿（存储器周期开始）而设置，但这发生在对比文件所描述的、在一个周期内执行两次访问（如读和写）的上下文中。由于对比文件**没有公开目标专利所定义的“第二模式”（只写模式）**，因此，即使写入时钟响应于周期开始而设置，该设置行为也不属于“在第二模式下”的特定配置。目标专利的该特征与模式紧密关联，而对比文件缺乏该模式前提，故该特征未被公开。 |
| **I. 其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。《直接公开》** | [0068] “...Signal WCLK on node 93 therefore transitions low.” （发生在写入操作完成后） | **直接公开**<br>对比文件明确描述了在写入操作完成后，写入时钟信号WCLK从高电平转变为低电平，即被重置（[0068]段）。这直接公开了写入时钟电路具有在写入操作完成时重置写入时钟的功能。 |
| **J. 其中：所述第一电路包括锁存器《直接公开》** | [0043] “...the write clock select signal CSBN is latched into the latch of the write clock generator 13 of FIG. 6. If CSBN is low, then the voltage on node 90 is pulled to ground and is latched by cross-coupled inverters 91-92.” | **直接公开**<br>对比文件明确指出写入时钟生成电路13中包含一个锁存器（latch），该锁存器由交叉耦合的反相器（91-92）构成，用于锁存写选择信号CSBN。这正是目标专利中“第一电路”的具体实现结构。 |
| **K. 并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。** | [0062] “RCLK transitioning low when WCLK is a digital high causes a digital low signal to be present on both input leads of NOR gate 128. NOR gate 128 therefore outputs a digital high signal...” | **未被公开**<br>对比文件中确实存在逻辑门（如或非门128）接收读取时钟（RCLK）和写入时钟（WCLK，即第一电路的输出）作为输入，并产生输出（如RWDCLK）。然而，该逻辑及其输出并非用于“生成所述写入时钟”。如前述对特征F和G的分析，写入时钟WCLK本身是由第一电路（锁存器）直接生成的。图6中的逻辑网络（包括或非门128等）是用于生成其他控制信号（如RWDCLK、ICLK）以协调读写操作时序的，而非目标专利中定义的、专门用于在特定条件下“生成写入时钟”的“第二电路”。因此，该结构特征未被公开。 |
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