对比文件名称：2010-12-27_发明公开_KR1020100135804A 의사-듀얼 포트 메모리에서의 어드레스 멀티플렉싱
目标专利名称：163伪双端口存储器CN108027787B
本次调用模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：** 包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作《隐含公开》 | 说明书第[0014]段：“리드 및 라이트 동작들 모두가 하나의 입력 클록 사이클 동안에 실행될 때에 어드레스 스위치가 필요하고... 본 발명의 실시예들은 최소의 성능 및 영역 패널티를 갖는 의사-듀얼 포트 설계에서의 그리고/또는 그를 위한 어드레스 멀티플렉싱을 제공하는 것으로 지향된다.”<br>说明书第[0022]段：“상기 멀티플렉서(104)의 동작은 특정한 외부 클록 사이클 동안에 리드 전용 및 라이트 전용 메모리 동작/액세스를 추가로 수용한다. ... 라이트 전용 동작의 경우에(예컨대, 특정한 외부 클록 사이클 동안에 리드 동작이 수행되지 않을 때), 가장 이른 시기에 상기 프리-디코더(106)로 상기 라이트 어드레스가 제공되도록, 상기 라이트 어드레스 스위치 신호가 초기 회로 동작 동안에 하이 레벨로 세팅된다.”<br>图4及其对应说明（第[0034]-[0035]段）展示了仅执行写操作（只写）的定时场景。 | 目标专利的技术特征A定义了伪双端口存储器的两种工作模式：第一模式（在一个存储器周期内执行读和写操作）和第二模式（在同一周期内只执行写操作）。对比文件同样描述了一种伪双端口存储器（의사-듀얼 포트 메모리）。说明书[0014]段明确指出其设计旨在单个输入时钟周期内处理读和写操作，这对应了目标专利的第一模式。同时，说明书[0022]段和图4明确说明了“라이트 전용 동작”（只写操作）的情况，即在一个外部时钟周期内不执行读操作而仅执行写操作，这对应了目标专利的第二模式。因此，对比文件隐含公开了支持两种模式的存储器单元配置。本领域技术人员能够从对比文件整体内容中合理推断出其存储器单元被配置为支持这两种操作模式。 |
| **技术特征B：** 以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟，《直接公开》 | 说明书第[0017]段：“외부 시스템 클록(CLK) 액티브 (상승/하강)에지는 상기 제어 유닛(103)을 통해 내부 클록 신호(ICLK)의 개시를 트리거링하기 위해 이용될 수 있다. 또한, 외부 클록 신호(CLK) 액티브 에지에 응답하여, 상기 제어 유닛(103)은 각각의 리드 및 라이트 어드레스들을 실질적으로 동시에 래치하기 위해서 리드 래치 신호(ACLK) 및 라이트 래치 신호(BCLK) 모두를 발생시킨다...”<br>说明书第[0018]段：“상기 리드 동작이 완료되거나 또는 실질적으로 완료될 때에, 상기 내부 클록 신호(ICLK)는 ... 자동적으로 리셋되고... 또한, 상기 리드 동작이 완료(또는 실질적으로 완료)된 것으로 결정된 이후에, 상기 어드레스 스위치 신호(WCLK)는 상태를 스위칭하고(예컨대, 하이로 높임)” | 目标专利的技术特征B限定了控制电路生成分别用于读操作和写操作的读取时钟和写入时钟。对比文件的“제어 유닛(103)”（控制单元103）正是负责生成和控制内部定时信号的电路。它生成“내부 클록 신호(ICLK)”（内部时钟信号ICLK），该信号用于触发读操作（见[0017]段），并且在读操作完成后被重置（见[0018]段）。同时，控制单元103还生成“어드레스 스위치 신호(WCLK)”（地址开关信号WCLK），该信号用于在读操作完成后切换地址多路复用器以启动写操作（见[0018]段）。尽管信号名称不同，但“ICLK”在功能上等同于控制读操作的“读取时钟”，而“WCLK”则是控制写操作启动的关键定时/控制信号，等同于“写入时钟”或其使能信号的一部分。因此，对比文件直接公开了由控制电路生成用于读、写操作的时钟/控制信号的技术特征。 |
| **技术特征C：** 所述读取时钟与所述写入时钟分开《直接公开》 | 说明书第[0017]段：“외부 시스템 클록(CLK) 액티브 (상승/하강)에지는 상기 제어 유닛(103)을 통해 내부 클록 신호(ICLK)의 개시를 트리거링하기 위해 이용될 수 있다. ... 리드 래치 신호(ACLK) 및 라이트 래치 신호(BCLK) 모두를 발생시킨다...”<br>说明书第[0018]段：“... 상기 어드레스 스위치 신호(WCLK)는 상태를 스위칭하고(예컨대, 하이로 높임) ...” | 目标专利的技术特征C限定了读取时钟和写入时钟是分开的。在对比文件中，控制读操作定时的关键信号是“내부 클록 신호(ICLK)”（内部时钟信号ICLK）以及相关的“리드 래치 신호(ACLK)”（读锁存信号）。控制写操作启动和定时的关键信号是“어드레스 스위치 신호(WCLK)”（地址开关信号WCLK）以及“라이트 래치 신호(BCLK)”（写锁存信号）。这些信号由控制单元103在不同时间、基于不同条件（如读操作完成）分别生成和控制，它们在功能和定时上是相互独立且分开的。因此，对比文件直接公开了读、写时钟/控制信号分开的技术特征。 |
| **技术特征D：** ，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟《隐含公开》 | 说明书第[0017]段：“외부 시스템 클록(CLK) 액티브 (상승/하강)에지는 상기 제어 유닛(103)을 통해 내부 클록 신호(ICLK)의 개시를 트리거링하기 위해 이용될 수 있다.”<br>说明书第[0018]段：“상기 리드 동작이 완료되거나 또는 실질적으로 완료될 때에, 상기 내부 클록 신호(ICLK)는 리드 포트 어드레스 래치(101)를 해제(release)하도록 자기 시간 트랙킹 회로(105)에 의해서 자동적으로 리셋되고...”<br>说明书第[0027]段：“상기 리드 동작은 언제 리드 동작이 완료(또는 실질적으로 완료)하는지를 결정하기 위해서 상기 자기 시간 트랙킹 회로(105)에 의해서 모니터링된다.” | 目标专利的技术特征D限定了读取时钟电路的具体行为：在存储器周期（由系统时钟定义）开始时生成读取时钟，并在读操作完成时重置它。对比文件中，控制单元103在外部系统时钟CLK的有效边沿（周期开始）触发内部时钟信号ICLK的启动（[0017]段）。ICLK是启动读操作的关键时钟信号。该ICLK在读操作完成时，由自我时间跟踪电路（자기 시간 트랙킹 회로(105)）自动重置（[0018]段）。自我时间跟踪电路105负责监控读操作何时完成（[0027]段）。虽然对比文件没有明确命名为“读取时钟电路”的独立子模块，但控制单元103结合自我时间跟踪电路105所执行的功能，完全对应于技术特征D所描述的“读取时钟电路”的功能：响应于存储器周期开始（CLK边沿）生成读取时钟（ICLK），并在读操作完成时（由电路105监测）重置该时钟。本领域技术人员能够毫无疑义地从对比文件描述中推断出实现该功能的电路的存在。因此，该技术特征被隐含公开。 |
| **技术特征E：** 以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置《隐含公开》 | 说明书第[0017]段：“외부 시스템 클록(CLK) 액티브 (상승/하강)에지는 상기 제어 유닛(103)을 통해 내부 클록 신호(ICLK)의 개시를 트리거링하기 위해 이용될 수 있다. 또한, 외부 클록 신호(CLK) 액티브 에지에 응답하여, 상기 제어 유닛(103)은 ... 라이트 래치 신호(BCLK) 모두를 발생시킨다...”<br>说明书第[0030]段：“상기 라이트 동작이 종료할 때에, 상기 내부 클록 신호(ICLK)가 시간 T7에서 로우 레벨로 리턴한다. ... 완료된 상기 라이트 동작을 갖는 것 그리고 로우로 되는 상기 내부 클록 신호(ICLK)에 응답하여, 시간 T8에서 상기 라이트 래치 신호(BCLK)는 로우로 되고, 그에 따라 상기 라이트 포트 어드레스 래치(102)를 해제하고...” | 目标专利的技术特征E限定了写入时钟电路包含一个“第一电路”，其输出在存储器周期开始时被设置，在写操作完成时被重置。在对比文件中，虽然没有明确命名为“第一电路”的模块，但存在功能对应的信号和电路行为。“라이트 래치 신호(BCLK)”（写锁存信号）在外部时钟CLK有效边沿（存储器周期开始）由控制单元103生成（设置）（[0017]段）。该信号用于锁存写地址。在写操作完成时，响应于内部时钟ICLK变低（ICLK在写操作结束时返回低电平，见[0030]段），BCLK信号被置为低电平（重置）（[0030]段），从而释放写地址锁存器。BCLK信号的行为（在周期开始时设置，在写操作完成时重置）完全符合目标专利中“第一电路的输出”所描述的行为。生成和控制BCLK信号的电路（位于控制单元103内）即对应于技术特征E中的“第一电路”。本领域技术人员能够合理推断出该电路的存在。因此，该技术特征被隐含公开。 |
| **技术特征F：** 以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。《隐含公开》 | 说明书第[0018]段：“상기 리드 동작이 완료(또는 실질적으로 완료)된 것으로 결정된 이후에, 상기 어드레스 스위치 신호(WCLK)는 상태를 스위칭하고(예컨대, 하이로 높임) ...” （对应第一模式）<br>说明书第[0022]段：“라이트 전용 동작의 경우에(예컨대, 특정한 외부 클록 사이클 동안에 리드 동작이 수행되지 않을 때), 가장 이른 시기에 ... 상기 라이트 어드레스 스위치 신호가 초기 회로 동작 동안에 하이 레벨로 세팅된다.” （对应第二模式）<br>说明书第[0027]-[0028]段描述了读操作完成（对应读取时钟重置）是触发WCLK切换的条件之一。 | 目标专利的技术特征F限定了“第二电路”根据两种模式生成写入时钟的条件。在第一模式下，条件是“第一电路的输出被设置并且读取时钟处于重置状态”。在对比文件的第一模式（读-写模式）中，写操作启动信号“어드레스 스위치 신호(WCLK)”在读操作完成（此时内部读时钟ICLK已被重置）之后才被切换至高电平（[0018]段）。此时，写锁存信号BCLK（对应于“第一电路的输出”）已被设置。这符合“第一电路的输出被设置并且读取时钟处于重置状态”的条件。在第二模式（只写模式）下，条件是在“存储器周期的开始时”。对比文件明确指出，在只写操作情况下，WCLK信号在初始电路操作期间就被设置为高电平（[0022]段），即在周期开始时。因此，对比文件中控制单元103生成WCLK信号的逻辑，完全实现了技术特征F所描述的在两种模式下生成写入时钟（或关键控制信号）的功能。尽管对比文件未明确划分“第二电路”，但实现该功能的逻辑电路必然存在于控制单元103中。本领域技术人员能够从对比文件的描述中合理推断出该电路的存在和功能。因此，该技术特征被隐含公开。 |
| **技术特征G：** 其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。《直接公开》 | 说明书第[0018]段：“상기 리드 동작이 완료(또는 실질적으로 완료)된 것으로 결정된 이후에, 상기 어드레스 스위치 신호(WCLK)는 상태를 스위칭하고(예컨대, 하이로 높임) ...”<br>说明书第[0027]段：“상기 리드 동작이 완료(또는 실질적으로 완료)된 이후에, 시간 T4에서, 라이트 모드로의 전이를 개시하기 위해서 상기 내부 클록 신호(ICLK)가 로우로 된다.” | 目标专利的技术特征G限定了在第一模式下，写入时钟的生成是响应于读取时钟的重置。在对比文件中，第一模式即读-写模式。其关键事件顺序是：读操作完成（由自我时间跟踪电路105监测） -> 内部时钟信号ICLK（作为读时钟）被重置为低电平（[0027]段） -> 之后，地址开关信号WCLK（作为启动写操作的关键信号，即写入时钟的使能或组成部分）被切换至高电平（[0018]段）。这表明WCLK（写入时钟）的设置是直接响应于读操作完成（对应读取时钟ICLK的重置）这一事件。因此，对比文件直接公开了技术特征G。 |
| **技术特征H：** 其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。《直接公开》 | 说明书第[0022]段：“라이트 전용 동작의 경우에(예컨대, 특정한 외부 클록 사이클 동안에 리드 동작이 수행되지 않을 때), 가장 이른 시기에 상기 프리-디코더(106)로 상기 라이트 어드레스가 제공되도록, 상기 라이트 어드레스 스위치 신호가 초기 회로 동작 동안에 하이 레벨로 세팅된다.” | 目标专利的技术特征H限定了在第二模式（只写模式）下，写入时钟的生成是响应于存储器周期的开始。对比文件明确描述了“라이트 전용 동작”（只写操作）的场景，并指出在这种情况下，“라이트 어드레스 스위치 신호(WCLK)”（地址开关信号）在“초기 회로 동작 동안에”（初始电路操作期间）就被设置为高电平（[0022]段）。结合图4的定时图（第[0034]-[0035]段）可知，这个“初始电路操作期间”对应外部系统时钟CLK上升沿所标记的存储器周期开始时刻。因此，在只写模式下，写入时钟（或其关键控制信号WCLK）是响应于存储器周期开始而设置的。该技术特征被对比文件直接公开。 |
| **技术特征I：** 其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。《直接公开》 | 说明书第[0030]段：“상기 라이트 동작이 종료할 때에, 상기 내부 클록 신호(ICLK)가 시간 T7에서 로우 레벨로 리턴한다. ... 완료된 상기 라이트 동작을 갖는 것 그리고 로우로 되는 상기 내부 클록 신호(ICLK)에 응답하여, 시간 T8에서 ... 라이트 어드레스 스위치 신호(WCLK)는 로우로 되고...” | 目标专利的技术特征I限定了写入时钟电路在写操作完成时重置写入时钟。对比文件描述，当写操作结束时（由自我时间跟踪电路105监测），内部时钟ICLK返回低电平，随后，作为写入操作关键控制信号的“라이트 어드레스 스위치 신호(WCLK)”（地址开关信号WCLK）被重置为低电平（[0030]段）。这直接对应于写入时钟（或其使能信号）在写操作完成时被重置。因此，该技术特征被对比文件直接公开。 |
| **技术特征J：** 其中：所述第一电路包括锁存器《未公开》 | 对比文件未明确描述生成BCLK信号（对应“第一电路的输出”）的具体电路结构为锁存器。说明书[0017]段仅提及控制单元103“발생시킨다”（生成）ACLK和BCLK信号。 | 目标专利的技术特征J限定了“第一电路”的具体实现结构为锁存器。对比文件虽然描述了“라이트 래치 신호(BCLK)”的行为（设置与重置），并且整个系统中有地址锁存器（101，102），但并未公开生成BCLK信号本身的控制电路部分（即对应于“第一电路”的部分）的具体内部构成，特别是没有记载该部分电路是“锁存器”。本领域技术人员无法从对比文件毫无疑义地得出或必然推断出该部分电路一定是锁存器结构。因此，该技术特征未被对比文件公开（既非直接公开也非隐含公开）。 |
| **技术特征K：** 并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。《未公开》 | 对比文件未公开生成WCLK信号（对应“第二电路”的输出）的内部逻辑电路的详细构成。说明书[0018]、[0022]段描述了WCLK信号在何种条件下被设置，但未揭示其内部实现是使用选通第一电路输出（BCLK）和读取时钟（ICLK）的逻辑门电路。 | 目标专利的技术特征K限定了“第二电路”的具体实现结构，即包含用于选通第一电路输出和读取时钟的逻辑电路。对比文件描述了WCLK信号生成的条件（如技术特征F、G、H所述），但完全没有披露实现这些条件判断的具体电路细节。特别是，没有记载使用逻辑门对BCLK信号和ICLK信号进行“选通”以生成WCLK。该特征涉及具体的电路实现方式，而对比文件仅停留在功能描述层面。本领域技术人员不能从对比文件毫无疑义地得出或必然推理出该具体电路结构。因此，该技术特征未被对比文件公开（既非直接公开也非隐含公开）。 |
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