对比文件名称：2011-03-03_发明申请_US20110051537A1 Address Multiplexing in Pseudo-Dual Port Memory
目标专利名称：163伪双端口存储器CN108027787B
模型名称：DeepSeek-R1
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A: 包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作**《直接公开》 | [0005] ... a memory device called a pseudo-dual port memory is often used. ... each memory cell of the array is a six-transistor memory cell...<br>[0026] Operation of the multiplexer 104 further accommodates read only and write only memory operation/access during a particular external clock cycle. ... In the case of a write only operation (e.g., when no read operation is performed during a particular external clock cycle)... | 对比文件明确公开了伪双端口存储器及其六晶体管存储单元（相当于目标专利的多个存储器单元）。同时，对比文件第[0026]段明确描述了该存储器系统能适应“只读”和“只写”操作，并在图3时序图中具体展示了在单个外部时钟周期内执行“只写操作”的场景。这对应于目标专利的“第二模式下在存储器周期中支持只写操作”。而对比文件全文（尤其是图2）描述的在同一周期内先执行读操作再执行写操作的功能，对应于目标专利的“第一模式下在存储器周期中支持读取操作和写入操作”。虽然对比文件未使用“第一模式”、“第二模式”的术语，但其公开的存储器在不同请求下所执行的不同操作组合，在功能上与本领域技术人员所理解的两种操作模式（读/写模式、只写模式）实质相同。因此，该技术特征被对比文件直接公开。 |
| **B: 以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟**《直接公开》 | [0017] ... an address switch is required when both read and write operations arc executed during one input clock cycle...<br>[0018] ... a self time tracking circuit 105 may be used to detect read completion to cause the multiplexer 104 to switch...<br>[0022] ... the control unit 103 generates both a read latch signal ACLK and write latch signal BCLK ... A write address switch signal WCLK is maintained... | 对比文件中的控制单元（103）即为控制电路。它生成内部时钟信号ICLK、读锁存信号ACLK、写锁存信号BCLK以及写地址切换信号WCLK。其中，读锁存信号ACLK用于锁存读地址并启动读操作，其作用相当于用于读取操作的“读取时钟”。写地址切换信号WCLK用于控制多路复用器（104）在读取操作完成后切换到写地址，其定时决定了写入操作的启动时机，其作用相当于用于写入操作的“写入时钟”。因此，控制单元被配置为生成功能上分别对应于读取时钟和写入时钟的信号，该技术特征被对比文件直接公开。 |
| **C: 所述读取时钟与所述写入时钟分开**《直接公开》 | 参见图2、图3时序图及[0022]、[0032]、[0033]段描述。ACLK与WCLK为两个独立的信号。 | 在对比文件的时序图（图2、图3）及文字描述中，读锁存信号ACLK（读取时钟）和写地址切换信号WCLK（写入时钟）是分开生成和控制的独立信号。ACLK在时钟周期开始时置位，在读取操作完成时复位；而WCLK则在读取操作完成后（读写模式）或周期开始时（只写模式）置位，在写入操作完成后复位。两者在时序和功能上均是分开的。本领域技术人员能够毫无疑义地得出读取时钟与写入时钟分开的技术方案。因此，该技术特征被对比文件直接公开。 |
| **D: ，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟**《直接公开》 | [0030] ... the start of a next external system clock cycle is signaled by the rising edge of an external system clock signal CLK at time T1. In response to the external system clock signal CLK going high, ... a read latch signal ACLK ... goes high at time T2...<br>[0032] ... After the read operation is complete ... at time T4, the internal clock signal ICLK goes low... In response to the internal clock signal ICLK going low at time T3, the read latch signal ACLK goes low at T4... | 对比文件明确公开了控制单元（103）包含生成读锁存信号ACLK（即读取时钟）的电路。在对应于“第一模式”的读写操作场景（图2）中，ACLK响应于外部系统时钟CLK的上升沿（即存储器周期的开始）而在T2时刻变高（生成/设置）。随后，在自定时跟踪电路（105）监测到读取操作完成时，ACLK在T4时刻变低（重置）。这完全符合目标专利特征D的描述。因此，该技术特征被对比文件直接公开。 |
| **E: 以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置**《直接公开》 | [0030] ... In response to the external system clock signal CLK going high, ... write latch signal BCLK goes high at time T2...<br>[0035] Having completed the write operation ... at time T8 the write latch signal BCLK goes low... | 对比文件中，写锁存信号BCLK由控制单元（103）生成。在读写模式（图2）和只写模式（图3）下，BCLK均在外部系统时钟CLK上升沿（存储器周期开始）后的T2时刻被置为高电平（被设置）。在写入操作完成后，BCLK在T8时刻被置为低电平（被重置）。BCLK控制写地址锁存器（102）锁存写地址，其行为完全符合“第一电路的输出”的描述。因此，生成BCLK的电路即对应于写入时钟电路中的第一电路，该技术特征被对比文件直接公开。 |
| **F: 以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。**《直接公开》 | [0033] At time T5 and in response to the read latch signal ACLK going low, the write address switch signal WCLK goes high.<br>[0038] ... Absent a read request, the write address switch signal WCLK may be set to a high level in response to the write latch signal BCLK rising (at time T5) ...<br>图2、图3时序图。 | 对比文件中的写地址切换信号WCLK即为写入时钟。在“第一模式”（读写模式，图2）下，当读操作完成（ACLK变低，即读取时钟处于重置状态）时，WCLK在T5时刻变高（生成）。此时，第一电路的输出（BCLK）在周期开始时已被设置（T2时刻变高）并保持有效。在“第二模式”（只写模式，图3）下，WCLK在外部时钟CLK上升沿（存储器周期开始）后的T2时刻即变高（生成）。这精确地对应了目标专利特征F所描述的逻辑条件。因此，生成WCLK的电路（第二电路）及其配置被对比文件直接公开。 |
| **G: 其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。**《直接公开》 | [0033] At time T5 and in response to the read latch signal ACLK going low, the write address switch signal WCLK goes high. | 该描述是特征F中关于第一模式部分逻辑的具体化。对比文件图2时序图及第[0033]段明确记载：在读写模式下（第一模式），写地址切换信号WCLK（写入时钟）是在读锁存信号ACLK（读取时钟）变低（即重置）时变高（即设置）的。这完全符合特征G的限定。因此，该技术特征被对比文件直接公开。 |
| **H: 其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。**《直接公开》 | [0038] ... Absent a read request, the write address switch signal WCLK may be set to a high level in response to the write latch signal BCLK rising (at time T5)... (结合图3，T5对应CLK上升沿后的延迟，BCLK在T2上升，WCLK亦在T2上升) <br>图3时序图明确显示，在只写周期，WCLK在CLK上升沿（周期开始）后即变高。 | 该描述是特征F中关于第二模式部分逻辑的具体化。对比文件第[0038]段结合图3时序图明确显示，在只写操作（第二模式）下，写地址切换信号WCLK（写入时钟）在外部系统时钟CLK上升沿（存储器周期开始）后即被设置为高电平。这完全符合特征H的限定。因此，该技术特征被对比文件直接公开。 |
| **I: 其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。**《直接公开》 | [0035] Having completed the write operation ... in response to the internal clock signal ICLK going low, the write address switch signal WCLK goes low... | 对比文件第[0035]段明确记载，在写入操作完成后，写地址切换信号WCLK（写入时钟）会变为低电平（即被重置）。因此，生成WCLK的写入时钟电路必然被配置为在写入操作完成时重置该时钟。该技术特征被对比文件直接公开。 |
| **J: 其中：所述第一电路包括锁存器**《隐含公开》 | [0020] ... the write address is stored in latch 102.<br>[0022] ... write latch signal BCLK to substantially simultaneously latch respective ... write addresses... | 对比文件明确公开了写地址锁存器（102），并由写锁存信号BCLK控制其锁存操作。目标专利说明书中，“第一电路”具体指写入锁存器602，其输出BLATCH信号。对比文件中，生成BCLK信号的控制单元电路与受BCLK控制的写地址锁存器102共同实现了“响应于存储器周期的开始而设置输出，并在写入操作完成时重置输出”的功能。虽然对比文件未明确描述生成BCLK的电路结构即为一个锁存器，但本领域技术人员知晓，为实现这种在特定事件（时钟边沿）下置位、在另一事件（操作完成）下复位的控制信号，使用锁存器或触发器是惯用且直接的技术手段。因此，可以合理推断“第一电路”包括锁存器，该技术特征被对比文件隐含公开。 |
| **K: 并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。**《隐含公开》 | [0033] At time T5 and in response to the read latch signal ACLK going low, the write address switch signal WCLK goes high.<br>[0038] ... Absent a read request, the write address switch signal WCLK may be set to a high level in response to the write latch signal BCLK rising... | 对比文件描述了WCLK（写入时钟）的生成逻辑：在读写模式下，需在读取时钟ACLK变低（重置）后生成；在只写模式下，则在存储器周期开始（BCLK上升）时生成。这本质上是一种基于模式（由读取请求是否存在判断）对“第一电路的输出”（BCLK的有效状态）和“读取时钟”（ACLK的状态）进行选通的逻辑。虽然对比文件未给出具体的逻辑门电路图，但本领域技术人员根据其公开的明确时序关系（图2、图3）和功能描述，能够毫无疑义地推导出需要采用逻辑电路（例如，与门、或门、与非门等组合）来实现所述选通功能，以生成WCLK信号。因此，该技术特征被对比文件隐含公开。 |
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