对比文件名称：2005-01-13_发明申请_US20050007837A1 Clock generator for pseudo dual port memory
目标专利名称：163伪双端口存储器CN108027787B
本次调用模型名称：gpt-4o
根据目标专利说明书及权利要求，现对对比文件进行特征比对分析如下：
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作。<br>**判断结果：未被公开** | 对比文件描述了伪双端口存储器，其在一个时钟周期内执行读和/或写操作（参见[0003]段：“Pseudo dual port memory should perform multiple read and/or write operations within a single clock cycle.”）。然而，说明书通篇未明确将存储器单元配置为支持两种不同的操作模式（即第一模式：读+写；第二模式：只写）。其操作取决于使能信号（ENA, ENB）的状态，但未将其定义为两种可配置的模式。 | 对比文件公开了伪双端口存储器可以在一个周期内进行读和写操作，这对应于目标专利的“第一模式”下可能进行的操作。然而，目标专利明确限定了存储器单元被**配置为**支持两种特定模式：第一模式（读+写）和第二模式（只写）。对比文件并未描述存储器具有这种明确的、可区分的模式配置，也未描述在一种模式下（如只写模式）写入时钟的生成时机因模式不同而提前（如目标专利所述）。因此，本领域技术人员无法从对比文件毫无疑义地得出或必然推理出存储器被配置为支持所述两种特定模式的技术方案。 |
| **技术特征B**：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟，<br>**判断结果：《直接公开》** | 对比文件[0020]段描述了读取（端口A）和写入（端口B）操作的时钟生成电路：“The read (i.e., port A) operation is controlled by the circuitry... The write (i.e., port B) operation is determined from feedback from the clock signal ICLKB.” 图1及对应说明详细展示了生成读取时钟信号ICLKB和写入时钟信号（亦为ICLKB，但用于B端口）的电路。 | 对比文件明确公开了用于伪双端口存储器的时钟生成电路，其生成用于读取操作（A端口）的时钟信号ICLKB，以及用于写入操作（B端口）的时钟信号（同样称为ICLKB，但由不同逻辑在稍后时间生成）。这直接对应于目标专利中“控制电路被配置为生成用于读取操作的读取时钟和用于写入操作的写入时钟”的技术特征。 |
| **技术特征C**：所述读取时钟与所述写入时钟分开<br>**判断结果：《直接公开》** | 对比文件[0010]段指出：“The port B clock ICLKB is generated after A (read) port operation by the RESET signal...” 图3的时序图清晰显示，用于读取操作的第一个ICLKB脉冲与用于写入操作的第二个ICLKB脉冲在时间上是分开的。 | 对比文件明确教导，写入时钟（用于B端口）是在读取操作（A端口）完成后生成的，两者是时间上分离的、不同的时钟脉冲。这直接公开了“读取时钟与写入时钟分开”的技术特征。本领域技术人员能够毫无疑义地得出此结论。 |
| **技术特征D**：其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟<br>**判断结果：《直接公开》** | 对比文件[0020]段描述了读取时钟的生成与重置：“The output clock signal ICLKB for port A becomes a logic low upon the rising edge of the external input clock CLK with the read enable signal ENA at a logic high level.” 以及“The latched output clock signal ICLK returns to a high logic level when the reset signal RESET is generated... The RESET signal may be software driven.” [0010]段说明RESET信号由定时块（如自定时块）生成。时钟上升沿标志周期开始，RESET信号标志读取操作完成。 | 对比文件直接公开了读取时钟电路（由图1中U1-U5, Q1, Q2, Q7等构成）的工作方式：在外部输入时钟CLK的上升沿（可视为存储器周期开始）且读使能ENA有效时，生成读取时钟（ICLKB变为低电平）。该读取时钟在由自定时电路产生的RESET信号有效时被重置（ICLKB返回高电平）。RESET信号的出现意味着读取操作完成。这完全对应于技术特征D的描述。 |
| **技术特征E**：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置<br>**判断结果：未被公开** | 对比文件[0021]段描述了写信号WCLKB：“Before the input clock signal CLK transitions to a high logic level, the write signal WCLKB is set to a high logic level by the switch Q8 when write enable gate signal WPG is at a low logic level.” 以及“If write enable ENB is set to a logic high level when the input clock CLK is at a logic high level, the write signal WCLKB transitions to logic low level through switches Q5 and Q6.” 未明确描述WCLKB在写入操作完成时被重置。 | 对比文件中的WCLKB信号更像是一个用于锁存写地址和数据的内部写使能或锁存信号，而非严格等同于目标专利中作为全局定时控制的“写入时钟”。其设置与CLK上升沿及ENB有关，但说明书未明确描述该信号在“写入操作完成时”被重置的机制。目标专利的“写入时钟”有明确的生成和重置逻辑以控制写入操作的时序，而对比文件的WCLKB功能描述更侧重于数据锁存。因此，该技术特征未被直接或隐含公开。 |
| **技术特征F**：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。<br>**判断结果：未被公开** | 对比文件[0021]段描述了写入时钟（ICLKB for port B）的生成逻辑：“The B port (write port) operation occurs while the LRHW read/write toggle signal is set at a high logic level.” 以及“By toggling the read/write toggle signal LRHW to a high logic level, the switches Q3 and Q4 are turned on... The output clock ICLKB for port B is generated and latched in a manner similar as for port A operation.” 其生成依赖于LRHW信号变高，而LRHW变高又与读取操作完成（第一个ICLKB复位）相关（参见[0021]：“After the read operation terminates, output clock signal ICKLB/ICLK is toggled to the respective high/low logic levels by the RESET signal...”）。但未提及“第二模式”（只写模式）及其下的生成条件。 | 对比文件隐含公开了在第一模式下（即读使能和写使能均有效时），写入时钟（B端口的ICLKB）的生成需要读取操作完成（读取时钟处于重置状态，即ICLKB为高）以及写相关信号（如LRHW）有效。这部分逻辑在一定程度上对应了目标专利特征F中“在第一模式下...生成所述写入时钟”的部分条件。然而，特征F是一个完整的、包含两种模式生成条件的限定。对比文件完全没有公开任何关于“第二模式”（只写模式）的内容，也未描述在只写模式下写入时钟在“存储器周期开始时”生成。因此，该技术特征作为一个整体未被公开。 |
| **技术特征G**：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。<br>**判断结果：《直接公开》** | 对比文件[0010]段明确说明：“The port B clock ICLKB is generated after A (read) port operation by the RESET signal that is generated by a timing block (e.g. a self time block) or some other control block.” [0021]段进一步解释，在读取操作终止后，RESET信号使输出时钟ICLKB/ICLK翻转，进而导致LRHW信号变高，从而生成用于B端口的ICLKB。 | 这直接公开了技术特征G的核心思想：写入时钟（B端口的ICLKB）的生成是响应于读取操作完成（由RESET信号指示，该信号也导致读取时钟重置）而触发的。对比文件明确强调了写入时钟与时钟下降沿无关，而是在读取操作之后生成，这正对应于“响应于读取时钟的重置而设置写入时钟”。 |
| **技术特征H**：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。<br>**判断结果：未被公开** | 对比文件全文未提及“只写模式”（write-only mode）或类似的第二模式概念。其操作描述基于读使能（ENA）和写使能（ENB）信号，但未将仅有ENB有效的情况定义为一种具有不同时钟生成时序的独立模式。 | 目标专利明确区分了第二模式（只写模式），并在该模式下改变了写入时钟的生成时机（在存储器周期开始时）。对比文件完全没有涉及这种模式区分以及相应的时序变化。因此，该技术特征未被公开。 |
| **技术特征I**：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。<br>**判断结果：未被公开** | 对比文件描述了写入时钟（B端口的ICLKB）的生成，但未明确描述该写入时钟本身何时或如何被重置以标志写入操作完成。图3时序图显示第二个ICLKB脉冲的结束似乎也与一个RESET脉冲有关，但说明书文字部分未清晰阐明写入时钟的重置机制。 | 目标专利强调写入时钟的完整生命周期包括生成和重置。对比文件对写入时钟（B端口ICLKB）的重置时机描述模糊，未明确将其与“写入操作完成”这一事件直接关联。本领域技术人员无法从对比文件毫无疑义地得出或必然推理出该特征。 |
| **技术特征J**：其中：所述第一电路包括锁存器<br>**判断结果：《直接公开》** | 对比文件[0022]段在描述写入相关电路时明确指出：“The write signal WCLKB is latched by cross coupled inverters U11, U12.” 交叉耦合的反相器构成一个锁存器。 | 对比文件直接公开了写入信号路径中包含锁存器（U11, U12），用于锁存WCLKB信号。这对应于技术特征J中“第一电路包括锁存器”的限定。 |
| **技术特征K**：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。<br>**判断结果：《直接公开》** | 对比文件[0021]段描述了写入时钟生成的部分逻辑：“The write enable gate signal WPG is formed by the NANDing of the output clock signal ICLKB with delayed write control signal WCDLY that controls switch Q4 to determine the correct timing for WCLKB.” 这里，NAND门（逻辑）以读取时钟ICLKB和延迟的写控制信号WCDLY（可关联于第一电路的输出）作为输入，进行选通以生成WPG信号，进而影响写入时序。 | 对比文件明确公开了在写入时钟生成路径中，使用了逻辑门（如NAND）来对读取时钟（ICLKB）和与写操作相关的信号（WCDLY，其源自被锁存的WCLKB，即第一电路的输出）进行选通控制。这直接对应于技术特征K的“第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑”。 |
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