对比文件名称：2011-02-09_发明公开_CN101971263A 伪双端口存储器中的地址多路复用
目标专利名称：163伪双端口存储器CN108027787B
本次调用的模型名称：DeepSeek最新版本模型
根据目标专利权利要求的技术特征划分，结合目标专利说明书和对比文件CN101971263A的说明书内容，创建特征比对表格如下：
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用（翻译为中文） | 公开性论述 |
| **A：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作**<br>**《隐含公开》** | [0005] “伪双端口存储器模仿双端口存储器，其中其具有两个端口...尽管在输入时钟信号的单一周期中执行两个存储器操作，但实际上两个存储器操作一个接一个地执行。”<br>[0027] “在特定外部时钟周期期间，多路复用器104的操作进一步适应只读和只写存储器操作/存取...在只写操作的情况下（例如，当在特定外部时钟周期期间不执行读取操作时）...”<br>图2、3、4分别示出了在单一外部时钟周期内执行读取和写入、只读、只写三种操作情形的时序图。 | 对比文件明确描述了伪双端口存储器在单一外部时钟周期（即存储器周期）内可以执行两种操作：一种是顺序执行读取和写入操作（对应目标专利的第一模式），另一种是只执行写入操作（对应目标专利的第二模式）。虽然对比文件没有使用“第一模式”、“第二模式”的术语，但其说明书[0005]、[0027]及附图2、4公开了存储器单元能够支持在单一周期内执行“读取和写入”以及“只写”这两种操作情形。本领域技术人员能够毫无疑义地理解，这两种操作情形对应着存储器被配置支持的两种不同工作模式。因此，技术特征A被对比文件隐含公开。 |
| **B：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟**<br>**《隐含公开》** | [0017] “控制单元103产生内部时钟信号ICLK...”<br>[0022] “当完成或大体上完成读取操作时，由自身时间追踪电路105自动重设内部时钟信号ICLK...在已确定读取操作完成后，地址切换信号WCLK切换状态...”<br>[0025] “在完成写入操作后，再次重设内部时钟信号ICLK...还重设写入地址切换信号WCLK...”<br>图2时序图显示了ICLK信号在T2-T3期间为高（用于读取），在T6-T7期间再次为高（用于写入）；WCLK信号在T5-T8期间为高（指示写入地址就绪/切换）。 | 对比文件中的控制单元103负责生成内部时钟信号ICLK和写入地址切换信号WCLK。ICLK信号的第一个高电平脉冲（T2-T3）用于启动和维持读取操作，其第二个高电平脉冲（T6-T7）用于启动和维持写入操作，这实质上分别起到了“用于读取操作的时钟”和“用于写入操作的时钟”的定时控制作用。WCLK信号在写入操作阶段有效，控制地址切换。本领域技术人员结合时序图可以理解，ICLK信号的两个脉冲分别定序了读取和写入操作，其功能与目标专利中分开的“读取时钟”和“写入时钟”实质相同。因此，技术特征B被对比文件隐含公开。 |
| **C：所述读取时钟与所述写入时钟分开**<br>**《隐含公开》** | [0022] “当完成或大体上完成读取操作时，由自身时间追踪电路105自动重设内部时钟信号ICLK...在已确定读取操作完成后，地址切换信号WCLK切换状态...”<br>图2时序图清晰显示，用于读取操作的ICLK第一个脉冲（T2-T3）与用于写入操作的ICLK第二个脉冲（T6-T7）在时间上是完全分开的、非重叠的。 | 虽然对比文件使用单一的“内部时钟信号ICLK”名称，但其时序图（图2）明确显示，在读取和写入模式下，该信号产生了两个独立的高电平脉冲：第一个脉冲（T2开始）触发读取操作，并在读取完成后重置（T3）；第二个脉冲（T6开始）触发写入操作，并在写入完成后重置（T7）。这两个脉冲在时间上分离，分别专门用于读取和写入操作。本领域技术人员能够直接且毫无疑义地得出，存在两个在时间上分开的时钟控制阶段，分别对应于读取时钟和写入时钟的功能。因此，技术特征C被对比文件隐含公开。 |
| **D：其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟**<br>**《直接公开》** | [0030] “响应于外部系统时钟信号CLK转到高，内部时钟信号ICLK由控制单元103产生且在时间T2处转到高（T1后的传播延迟）。”<br>[0031] “在读取操作完成（或大体上完成）后，在时间T4处，内部时钟信号ICLK转到低以起始到写入模式的转变...内部时钟信号ICLK转到低的时间由监视读取操作的自身时间追踪电路105确定。”<br>（注：根据图2时序，ICLK在T3处变低，文本描述T4可能为笔误或指代不同节点，但均指读取完成后ICLK变低） | 对比文件直接公开了控制单元103生成的ICLK信号，其行为完全符合“读取时钟电路”的功能：1）响应于外部系统时钟CLK的上升沿（即存储器周期的开始）而在T2处变高（生成读取时钟）；2）由自身时间追踪电路105监视读取操作，并在读取操作完成后（图2中T3时刻）使ICLK变低（重置读取时钟）。这与目标专利中读取时钟电路的功能完全一致。因此，技术特征D被对比文件直接公开。 |
| **E：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置**<br>**《直接公开》** | [0030] “响应于外部系统时钟信号CLK转到高...读取锁存信号ACLK和写入锁存信号BCLK在时间T2处转到高，借此锁存且保持输入读取地址和写入地址。”<br>[0035] “在已完成写入操作后且响应于内部时钟信号ICLK转到低，在时间T8处，写入锁存信号BCLK转到低，借此释放写入端口地址锁存器102...” | 对比文件中的“写入锁存信号BCLK”完全符合“第一电路的输出”的特征：1）响应于外部系统时钟CLK上升沿（存储器周期开始）在T2处变为高电平（被设置）；2）在写入操作完成后，响应于ICLK变低，在T8处变为低电平（被重置）。BCLK信号控制写入地址锁存器102的锁存与释放，其设置与重置的时机与目标专利中第一电路的输出行为相同。因此，技术特征E被对比文件直接公开。 |
| **F：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。**<br>**《隐含公开》** | **第一模式（读取和写入）**：[0022] “在已确定读取操作完成（或大体上完成）后，地址切换信号WCLK切换状态（例如，转到高）...”；图2显示WCLK在T5变高，此时BCLK已在T2被设置（高），且ICLK（读取时钟）已在T3重置（低）。<br>**第二模式（只写）**：[0027] “在只写操作的情况下...在初始电路操作期间将写入地址切换信号设定到高电平，使得一有机会便将写入地址提供到预解码器106。”；[0039] “在无读取请求的情况下，可响应于写入锁存信号BCLK上升而将写入地址切换信号WCLK设定到高电平（在时间T5处）”。图4显示在只写模式下，WCLK在T5变高，T5接近周期开始（T2）。 | 对比文件中的“写入地址切换信号WCLK”的生成逻辑与目标专利中“第二电路生成写入时钟”的逻辑相符。在第一模式（读取和写入）下，WCLK在读取操作完成后（此时ICLK已重置）且BCLK已设置的情况下变为高电平（图2，T5）。在第二模式（只写）下，WCLK在周期开始后不久（图4，T5）即被设置为高电平。WCLK控制地址切换以启动写入操作，其作用等同于目标专利中触发写入操作的“写入时钟”。因此，技术特征F被对比文件隐含公开。 |
| **G：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。**<br>**《直接公开》** | [0022] “当完成或大体上完成读取操作时，由自身时间追踪电路105自动重设内部时钟信号ICLK...在已确定读取操作完成后，地址切换信号WCLK切换状态（例如，转到高）...”<br>图2时序图明确显示，在读取和写入模式下，WCLK信号（作为写入时钟的触发标志）的上升沿（T5）紧接在ICLK信号（作为读取时钟）的下陷沿（T3，即重置）之后。 | 对比文件直接公开了在第一模式（即读取和写入操作均执行的情形）下，用于触发写入地址切换和写入操作的WCLK信号，是在读取操作完成、内部时钟信号ICLK（起到读取时钟作用）被重置之后才切换为高电平的。这明确公开了写入时钟（以WCLK为标志）的生成是响应于读取时钟（ICLK）的重置。因此，技术特征G被对比文件直接公开。 |
| **H：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。**<br>**《隐含公开》** | [0027] “在只写操作的情况下（例如，当在特定外部时钟周期期间不执行读取操作时），在初始电路操作期间将写入地址切换信号设定到高电平...”<br>[0039] “在无读取请求的情况下，可响应于写入锁存信号BCLK上升而将写入地址切换信号WCLK设定到高电平（在时间T5处）”。结合图4，BCLK在T2（周期开始）上升，WCLK随后在T5上升。 | 对比文件描述了在只写操作（第二模式）下，写入地址切换信号WCLK在“初始电路操作期间”被设定为高电平。结合图4时序，WCLK的上升沿（T5）发生在外部时钟CLK上升沿（T1，周期开始）之后，且与写入锁存信号BCLK（在T2上升）相关联。虽然WCLK的上升并非严格在CLK上升的同一时刻，但发生在周期开始后的初始阶段，其设置是响应于周期开始后电路状态的改变（BCLK上升），本质上是响应于存储器周期的开始以启动只写操作。本领域技术人员能够合理推断出此设置时机对应于响应周期开始。因此，技术特征H被对比文件隐含公开。 |
| **I：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。**<br>**《直接公开》** | [0025] “在完成（或大体上完成）写入操作后，再次重设内部时钟信号ICLK...还重设写入地址切换信号WCLK（例如，设定到低逻辑电平...”<br>[0035] “响应于内部时钟信号ICLK转到低，写入地址切换信号WCLK转到低...”<br>图2显示，在写入操作完成后（T7，ICLK变低），WCLK在T8变为低电平。 | 对比文件直接公开了写入地址切换信号WCLK（作为写入时钟的触发标志）在写入操作完成时被重置（变为低电平）。这完全符合目标专利中写入时钟电路在写入操作完成时重置写入时钟的特征。因此，技术特征I被对比文件直接公开。 |
| **J：其中：所述第一电路包括锁存器**<br>**《隐含公开》** | [0017] “将读取地址存储于锁存器101中，而将写入地址存储于锁存器102中。”<br>[0020] “多路复用器104操作以选择性地将读取地址和/或写入地址提供到预解码器106...写入端口地址锁存器102...”<br>说明书通篇将存储写入地址的电路称为“写入端口地址锁存器102”，其是一个锁存器。 | 技术特征E中定义的“第一电路”的输出行为对应于对比文件中的“写入锁存信号BCLK”。BCLK信号用于控制“写入端口地址锁存器102”的锁存操作。虽然对比文件没有明确描述产生BCLK信号的电路本身的结构，但本领域技术人员知晓，产生用于控制地址锁存的锁存信号的电路，其核心部分必然包含锁存器或基于锁存器的控制逻辑。写入端口地址锁存器102本身就是一个锁存器，且受BCLK控制。因此，可以合理推断实现所述“第一电路”功能的电路包括锁存器。技术特征J被对比文件隐含公开。 |
| **K：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。**<br>**《未公开》** | 对比文件中描述了WCLK信号的生成依赖于读取操作是否完成（通过自身时间追踪电路105监视）以及操作模式，但未具体公开其内部电路结构，尤其没有公开包含用于“选通”第一电路的输出（BCLK）和读取时钟（ICLK）的逻辑电路的具体构成。说明书仅功能性描述了WCLK在不同情况下的切换时机。 | 目标专利的技术特征K限定了第二电路的具体实现方式，即包含用于选通第一电路输出和读取时钟的逻辑电路。对比文件仅公开了第二电路的功能性行为（即WCLK信号的生成条件），但没有公开任何具体的电路结构或逻辑构成来实现该功能。本领域技术人员无法从对比文件毫无疑义地得出或直接推导出该具体的逻辑电路结构。因此，技术特征K既未被直接公开，也未被隐含公开。 |
### 结论
根据上述比对分析，对比文件CN101971263A直接公开了技术特征D、E、G、I；隐含公开了技术特征A、B、C、F、H、J；未公开技术特征K。
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