**对比文件名称**：2013-08-22_发明申请_US20130215689A1 HIGH PERFORMANCE TWO-PORT SRAM ARCHITECTURE USING 8T HIGH PERFORMANCE SINGLE-PORT BIT CELL
**目标专利名称**：163伪双端口存储器CN108027787B
**模型名称**：专利创造性评估
**特征比对表格**
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作。<br>**判断结果**：未被直接公开，但被隐含公开。 | [0002] ...methods and circuit architectures for enabling substantially simultaneous read and write functions in a static random access memory (SRAM).<br>[0020] ...performing a read operation in the positive portion of a clock cycle and a write operation in the negative portion of the clock cycle.<br>[0033] ...has the ability to perform read and write operations on the same bit cell during a single clock cycle.<br>[0034] ...read operations occur in the positive half of the clock cycle, and write operations occur in the negative half of the clock cycle. | 对比文件公开了一种8T SRAM架构，其在一个时钟周期（存储器周期）内支持读操作和写操作（见[0002]， [0033]）。具体地，读操作在时钟正半周执行，写操作在时钟负半周执行（见[0020]， [0034]）。这意味着该存储器单元被配置为在一个周期内支持读和写两种操作。虽然对比文件没有明确使用“第一模式”、“第二模式”的术语来区分“先读后写”和“只写”两种操作模式，但其技术方案本质上允许两种操作配置：1）在一个周期内既执行读又执行写（对应目标专利的“第一模式”）；2）通过外部控制（例如，不提供读地址或禁用读使能），可以仅在时钟负半周执行写操作，而不执行读操作（即“只写操作”）。本领域技术人员阅读对比文件后，可以合理推断出该存储器单元能够被配置用于执行“只写操作”，因为写操作是独立于读操作、由时钟负边沿触发的（参见[0034]中“write operations occur in the negative half of the clock cycle”）。因此，技术特征A被对比文件隐含公开。 |
| **技术特征B**：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟，<br>**判断结果**：直接公开。 | [0009] ...a read address latch/clock circuit 44... A write address flip-flop/clock circuit 50...<br>[0011] The periphery logic circuits, including the read address latch/clock circuit 44, the write address latch/clock circuit 50...<br>[0033] ...an inverter 92 is provided to invert the external clock signal on line 42 that is applied to clock the write address signal on line 48. | 对比文件明确公开了读地址锁存/时钟电路（read address latch/clock circuit 44）和写地址触发器/时钟电路（write address flip-flop/clock circuit 50），这些电路共同构成了生成用于读操作和写操作的控制时钟的“控制电路”（见[0009], [0011]）。具体地，写时钟的生成还涉及一个反相器92（见[0033]）。这些电路的作用与目标专利中生成读写时钟的控制电路作用相同，都是为存储器的读写操作提供定时和控制信号。因此，技术特征B被对比文件直接公开。 |
| **技术特征C**：所述读取时钟与所述写入时钟分开<br>**判断结果**：直接公开。 | [0034] The inverter 92 enables read and write operations to be performed on opposite clock edges. Thus, read operations occur in the positive half of the clock cycle, and write operations occur in the negative half of the clock cycle. | 对比文件通过反相器92使读操作和写操作在相反的时钟边沿执行（见[0034]）。这意味着用于读操作和写操作的内部时钟信号（读取时钟和写入时钟）是分开生成且相位相反的。这与目标专利中“读取时钟与所述写入时钟分开”的技术特征在实质上是相同的，都是指两个时钟信号是独立生成和控制的。因此，技术特征C被对比文件直接公开。 |
| **技术特征D**：，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟<br>**判断结果**：未被直接公开，但被隐含公开。 | [0009] A read address signal (AR/EZR) is applied to a read address line 40 and synchronized with a clock signal on line 42 in a read address latch/clock circuit 44. A read control signal is developed on a read word line 46 (RWL).<br>[0034] ...read operations occur in the positive half of the clock cycle...<br>[0035] ...during the first half of the clock cycle 100, a read operation is performed while the read word line 46 is high... | 对比文件公开了读地址锁存/时钟电路44，它接收外部时钟信号并与读地址同步，生成读字线RWL信号（即读取时钟的功能等效信号）（见[0009]）。读操作在时钟正半周进行（见[0034]，[0035]），这隐含了读时钟电路响应于时钟正边沿（即存储器周期的开始）而生成有效的读时钟（RWL变高）。关于“在读取操作完成时重置所述读取时钟”，对比文件没有明确记载读时钟的内部重置机制。然而，图6的波形显示读字线RWL在时钟正半周结束时（即时钟下降沿）变低（见[0035]及图6中波形96的下降沿106），这可以理解为读操作随时钟正半周结束而完成，同时读时钟（RWL）被重置（变低）。本领域技术人员可以合理推断，该电路必然包含在适当时机（例如，基于时钟边沿或内部跟踪电路）将读时钟信号置为无效（重置）的机制，以结束读操作并准备下一周期。因此，技术特征D被对比文件隐含公开。 |
| **技术特征E**：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置<br>**判断结果**：未被直接公开，但被隐含公开。 | [0009] ...a write address flip-flop/clock circuit 50... A write control signal is developed on write line 52 (WWL).<br>[0034] ...write operations occur in the negative half of the clock cycle.<br>[0035] ...a write operation is performed while the clock signal is low 102 and the write word line 52 is high... | 对比文件公开了写地址触发器/时钟电路50（见[0009]），其输出是写字线WWL信号（即写入时钟的功能等效信号）。写操作在时钟负半周进行（见[0034]），并且写字线WWL在时钟负半周为高以执行写操作（见[0035]及图6中波形98的高电平110）。这隐含了该写入时钟电路包含的“第一电路”（即电路50的核心部分）其输出（WWL）响应于时钟负边沿（对于采用反相器92的实施例，这对应于外部时钟周期的开始，因为写时钟被反相）而被设置（变高以启动写操作）。关于“在所述写入操作完成时被重置”，对比文件没有明确描述WWL的内部重置机制，但图6波形显示WWL在时钟负半周结束时（即下一个时钟上升沿）变低（见[0035]及图6中波形98的下降沿至低电平108），这可以理解为写操作随时钟负半周结束而完成，同时写时钟（WWL）被重置（变低）。本领域技术人员可以合理推断该电路包含重置机制。因此，技术特征E被对比文件隐含公开。 |
| **技术特征F**：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。<br>**判断结果**：未被直接公开，也未隐含公开。 | [0033] ...an inverter 92 is provided to invert the external clock signal on line 42 that is applied to clock the write address signal on line 48.<br>[0034] The inverter 92 enables read and write operations to be performed on opposite clock edges. | 技术特征F定义了生成写入时钟的“第二电路”的特定条件逻辑：在第一模式下，需同时满足“第一电路输出被设置”和“读取时钟处于重置状态”两个条件才生成写入时钟；在第二模式下，则在存储器周期开始时生成写入时钟。对比文件生成写入时钟（WWL）的机制完全不同。其核心是使用一个反相器92将外部时钟反相后直接用于触发写地址电路（见[0033]），从而使写操作发生在时钟的负边沿/负半周（见[0034]）。这是一种简单的、由时钟边沿直接触发的机制，没有涉及任何对“读取时钟状态”的监测或判断逻辑，也没有区分“第一模式”和“第二模式”并据此改变写入时钟的生成条件。写入时钟的生成时机仅取决于反相后的时钟信号边沿，与读取时钟是否处于重置状态无关。因此，对比文件完全没有公开技术特征F所定义的这种条件逻辑和模式相关的写入时钟生成电路。 |
| **技术特征G**：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。<br>**判断结果**：未被直接公开，也未隐含公开。 | （无对应内容） | 技术特征G要求在第一模式下，写入时钟的设置是响应于读取时钟的重置而触发的。这体现了目标专利中“先读后写”伪双端口操作的核心时序：写操作必须等待读操作完成（读取时钟重置）后才能开始。对比文件完全没有公开这种时序依赖关系。在对比文件中，读操作和写操作分别由时钟的正边沿和负边沿独立触发（通过反相器），两者在时间上是顺序的（正半周读，负半周写），但写操作的开始（写入时钟设置）直接由反相后的时钟负边沿触发（见[0034]），与“读取时钟的重置”事件没有因果关系。读取时钟（RWL）在时钟正半周结束时重置，写入时钟（WWL）在时钟负半周开始时设置，这两个事件虽然先后发生，但在对比文件中是由同一个时钟的两个不同边沿分别引起的，而非前者触发后者。因此，对比文件未公开技术特征G。 |
| **技术特征H**：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。<br>**判断结果**：未被直接公开，但被隐含公开。 | [0034] ...write operations occur in the negative half of the clock cycle.<br>[0035] ...a write operation is performed while the clock signal is low 102 and the write word line 52 is high... | 技术特征H涉及第二模式（只写模式）下写入时钟的生成。对比文件虽然未明确定义“只写模式”，但其电路允许仅执行写操作。在这种场景下，由于没有读操作发生，写入时钟（WWL）的生成机制依然如常：即响应于时钟负边沿（对于采用反相器92的实施例，外部时钟上升沿经反相变为负边沿，这对应于外部存储器周期的开始）而设置（变高）。本领域技术人员可以毫无疑义地推断，当系统仅需执行写操作时，对比文件的电路将响应于时钟周期的开始（具体是时钟上升沿经反相后的有效边沿）来生成写入时钟以启动写操作。因此，技术特征H被对比文件隐含公开。 |
| **技术特征I**：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。<br>**判断结果**：未被直接公开，但被隐含公开。 | [0035] ...a write operation is performed while the clock signal is low 102 and the write word line 52 is high... (参见图6，WWL波形110在负半周结束时变低)<br>[0040] ...the end 146 of the write operation is triggered by the loose time control in the write address flip-flop/clock circuit 50′. | 对比文件图6的波形明确显示写字线WWL（即写入时钟）在时钟负半周结束时由高变低（见[0035]），这表明写入时钟在写入操作完成时被重置。此外，[0040]描述了写入操作可以通过写地址电路50’中的松散自定时（loose time control）来结束，这进一步印证了写入时钟电路包含在操作完成时重置写入时钟的功能。因此，技术特征I被对比文件隐含公开。 |
| **技术特征J**：其中：所述第一电路包括锁存器<br>**判断结果**：直接公开。 | [0009] ...a write address flip-flop/clock circuit 50...<br>[0020] ...A write address flip-flop/clock circuit... | 对比文件多次明确记载“写地址触发器/时钟电路”（write address flip-flop/clock circuit）（见[0009], [0020]）。触发器（flip-flop）是锁存器（latch）的一种边沿触发类型，属于锁存器的范畴。在数字电路领域，触发器常被视为一种特定类型的锁存器。因此，对比文件公开的“write address flip-flop/clock circuit”直接公开了技术特征J中“所述第一电路包括锁存器”的内容。 |
| **技术特征K**：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。<br>**判断结果**：未被直接公开，也未隐含公开。 | （无对应内容） | 技术特征K定义了“第二电路”的具体构成，即包含用于选通（gating）第一电路输出和读取时钟的逻辑。这对应于目标专利中实现技术特征F所述条件逻辑的硬件电路（例如，使用与门、或非门等根据读取时钟状态来控制第一电路输出是否能生成写入时钟）。对比文件中生成写入时钟的机制是基于反相器92对时钟的直接反相（见[0033]），或者结合了自定时器（见图8的AND门156），但均未涉及使用“读取时钟”作为选通信号来控制“第一电路的输出”（即写地址电路输出或中间信号）以生成写入时钟的逻辑。对比文件的写入时钟生成完全不依赖于读取时钟的状态。因此，对比文件没有公开技术特征K。 |
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