**对比文件名称**：2010-04-29_发明申请_US20100103572A1 AMPLIFIER WITH IMPROVED ESD PROTECTION CIRCUITRY
**目标专利名称**：164用于放大器的装置和方法CN107258054B
**本次调用模型名称**：DeepSeek最新版本模型
**特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：PMOS晶体管，被配置为放大输入信号并且生成所述放大器的输出信号。 **(隐含公开)** | 参见图4A、4B及对应说明书：[0020] “NMOS transistor 210 provides amplification for an input signal, Vin, received via pad 250.”<br>[0054] “FIGS. 4A, 4B and 5 show exemplary designs of an amplifier using an NMOS transistor. An amplifier may also be implemented using a P-channel MOS (PMOS) transistor or other types of transistor.” | 对比文件图4A、4B及说明书明确公开了放大器（400、402）包含NMOS晶体管410，其栅极耦接到pad 450（输入端），用于放大输入信号并生成输出信号（其漏极耦接到负载电路414）。虽然具体实施例使用NMOS晶体管，但说明书[0054]段明确指出放大器“也可使用P沟道MOS（PMOS）晶体管或其他类型的晶体管来实现”。本领域技术人员能够毫无疑义地理解，将核心放大晶体管从NMOS替换为PMOS是放大器设计的常规选择，且替换后PMOS晶体管的作用（放大信号）与目标专利中PMOS晶体管P1的作用完全相同。因此，该技术特征被对比文件**隐含公开**。 |
| **技术特征B**：退化电感器，被配置为减小所述放大器的增益。 **(隐含公开)** | 参见图2、4A、4B及对应说明书：[0020] “Inductor 212 provides source degeneration for NMOS transistor 210, which may improve the linearity of amplifier 200.”<br>[0036] “In an aspect, improved ESD protection may be achieved with a clamp circuit coupled between the gate and source of a NMOS transistor having a source degeneration inductor.” | 对比文件明确公开了放大器（200、400、402）包含源极退化电感器（212、412），其耦接到NMOS晶体管（210、410）的源极。源极退化电感器的主要作用之一是引入负反馈，从而**提高放大器的线性度**。本领域技术人员公知，引入源极退化负反馈在提高线性度的同时，必然会**降低放大器的绝对增益**。目标专利说明书[0023]段也明确指出退化电感器“减小CMOS放大器300对晶体管P1和/或晶体管N1的绝对增益的依赖性”。因此，对比文件公开的源极退化电感器客观上同样起到了减小放大器增益的作用，尽管其文字描述侧重于改善线性度。二者作用实质相同，属于本领域的公知常识。因此，该技术特征被对比文件**隐含公开**。 |
| **技术特征C**：第一保护二极管，被配置为限制所述放大器的输入端子与供电电压之间的电压差。 **(直接公开)** | 参见图2、4A、4B及对应说明书：[0021] “Diode 230 has its anode coupled to pad 250 and its cathode coupled to Vdd.”<br>[0022] “The large ESD current pulse forward biases diode 230, which steers the current into transient protection circuit 240 and pulls up Vdd.” | 对比文件明确公开了二极管230，其阳极耦接到输入pad（250，相当于输入端子），阴极耦接到上供电电压Vdd。其作用是在大的正ESD脉冲施加到pad时正向导通，将电流导向瞬态保护电路，从而限制输入端子（pad）与供电电压（Vdd）之间的电压差，防止内部电路受损。这与目标专利中主保护电路301中的二极管303（参见图3，阴极接输入，阳极接VDD）在电路连接（方向相反，但均为连接在输入与供电电压之间）和作用（ESD事件时限制二者间电压差）上完全相同。因此，该技术特征被对比文件**直接公开**。 |
| **技术特征D**：一个或多个主保护二极管，被配置为在地面与所述供电电压之间的电压差超过第一阈值电压时限制地面与所述供电电压之间的所述电压差。 **(隐含公开)** | 参见图2、4A、4B及对应说明书：[0021] “Diode 230 has its anode coupled to pad 250 and its cathode coupled to Vdd.”，“Diode 232 has its anode coupled to Vss and its cathode coupled to pad 250.”，“Transient protection circuit 240 ... coupled between Vdd and Vss.”<br>[0022] 描述了ESD事件时，二极管230、232和瞬态保护电路240共同作用提供放电路径。 | 对比文件公开了由二极管230、232和瞬态保护电路240（其本质是一个连接在Vdd和Vss之间的可控开关）组成的ESD保护电路。当ESD事件发生时，无论是正脉冲还是负脉冲施加于输入端，最终都需要形成从Vdd到Vss（即供电电压到地）的放电路径，以泄放电荷。例如，对于正脉冲，二极管230导通将电流引至Vdd，导致Vdd电位升高，从而触发瞬态保护电路240（相当于一个电压触发的钳位开关）在Vdd与Vss之间导通，限制二者间的电压差。二极管232则用于处理负脉冲。这套组合电路的作用正是在ESD事件（可视为Vdd与Vss之间电压差超过阈值）时，限制Vdd与Vss（即供电电压与地）之间的电压差。因此，该技术特征被对比文件**隐含公开**。 |
| **技术特征E**：以及钳位电路，被配置为在所述供电电压与地面之间的电压差超过第二阈值电压时限制所述供电电压与地面之间的所述电压差。 **(直接公开)** | 参见图2、4A、4B及对应说明书：[0021] “Transient protection circuit 240 includes an NMOS transistor 242 having its source coupled to Vss and its drain coupled to Vdd.”<br>[0022] “When Vdd is pulled sufficiently high, the output of inverter 244 transitions to logic high and turns on NMOS transistor 242. NMOS transistor 242 ... provides a conducting path for the current ... ” | 对比文件明确公开了“瞬态保护电路”（transient protection circuit）240，其包含一个NMOS晶体管242，其源极接Vss（地），漏极接Vdd（供电电压）。该电路的作用是：当ESD事件导致Vdd被拉高到足够程度（即Vdd与Vss之间电压差超过其触发阈值）时，电路输出高电平，使NMOS晶体管242导通，从而在Vdd与Vss之间提供一个低阻放电路径，限制二者之间的电压差。这完全符合目标专利中“钳位电路”（如供电钳位器305）的定义和作用。因此，该技术特征被对比文件**直接公开**。 |
| **技术特征F**：其中所述第一保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与源极端子之间的电压差。 **(隐含公开)** | 参见图4A、4B及对应说明书：[0037] “clamp circuit 420 includes N diodes 424a through 424n coupled in series... The first diode 424a has its anode coupled to the gate of NMOS transistor 410, and the last diode 424n has its cathode coupled to the source of NMOS transistor 410.”<br>[0042] “The voltage drop across inductor 412 thus reduces the Vgs voltage across the gate and source of NMOS transistor 410.” | 对比文件明确公开了“钳位电路”（clamp circuit）420（或422），其包含串联的二极管424a-424n，直接连接在NMOS晶体管410的栅极和源极之间。其核心作用正是在ESD事件时，通过引导电流流经源极退化电感器412产生压降，从而**降低并限制NMOS晶体管栅-源极（Vgs）之间的电压差**，防止栅氧化层击穿。虽然目标专利中该特征针对PMOS晶体管，但对比文件[0054]段已指出放大器也可使用PMOS晶体管实现。本领域技术人员能够合理推断，将这种栅源间钳位保护电路应用于PMOS晶体管，以限制其栅源电压差，是显而易见的。两者保护的对象（放大管的栅源结）和作用（限制其电压差以防止ESD损坏）完全相同。因此，该技术特征被对比文件**隐含公开**。 |
| **技术特征G**：其中所述第一保护二极管耦合在所述PMOS晶体管的源极端子与所述PMOS晶体管的栅极端子之间。 **(隐含公开)** | 参见图4A、4B及对应说明书：[0037] “clamp circuit 420 includes N diodes 424a through 424n coupled in series... The first diode 424a has its anode coupled to the gate of NMOS transistor 410, and the last diode 424n has its cathode coupled to the source of NMOS transistor 410.” | 对比文件图4A、4B清楚显示了钳位电路420中的二极管424a-424n串联耦接在NMOS晶体管410的栅极和源极之间。虽然连接方向（阳极接栅极，阴极接源极）可能与目标专利中保护二极管320（阳极接PMOS源极，阴极接栅极，见图3）的极性相反，但其物理连接位置（连接在放大管的栅极和源极端子之间）是明确的。考虑到对比文件[0054]段提到放大器也可用PMOS实现，以及ESD保护二极管的连接方向需根据保护极性需求设计，本领域技术人员可以合理推断出在采用PMOS晶体管时，需要相应调整二极管方向并将其耦接在其源极与栅极之间以实现保护。因此，该技术特征被对比文件**隐含公开**。 |
| **技术特征H**：其中所述第一保护二极管进一步被配置为保护所述PMOS晶体管的栅/源结。 **(隐含公开)** | 参见说明书：[0027] “the gate oxide of NMOS transistor 250 would rupture if a high voltage ... between the gate and source of NMOS transistor 210”<br>[0042] “The voltage drop across inductor 412 thus reduces the Vgs voltage across the gate and source of NMOS transistor 410.”<br>[0055] “...lower the voltage drop across the gate oxide of the NMOS transistor...” | 对比文件反复强调其改进的ESD保护电路（包括钳位电路420/422）的核心目的，就是为了**保护NMOS晶体管（410）的栅氧化层（即栅/源结）**，防止其在ESD事件的高Vgs电压下破裂（见[0027], [0042], [0055]段）。这是该发明要解决的关键技术问题。虽然目标专利明确保护对象是“PMOS晶体管的栅/源结”，但对于CMOS工艺，NMOS和PMOS晶体管的栅氧化层（栅/源结）都是ESD易损部位，需要保护。本领域技术人员能够理解，对比文件所公开的保护NMOS栅/源结的技术手段（在栅源之间并联钳位电路），其保护原理和作用（限制栅源电压）同样适用于PMOS晶体管的栅/源结保护。因此，该技术特征被对比文件**隐含公开**。 |
| **技术特征I**：进一步包括：电阻器，与所述第一保护二极管串联耦合。 **(未公开)** | 无相关内容。 | 在对比文件全文（包括所有附图）中，均未提及或示出在所述栅源之间的钳位电路（即对应于“第一保护二极管”的电路420/422）中串联有任何电阻器。目标专利图4及说明书[0033]段明确记载了电阻器402与保护二极管320串联。该电阻器用于在保护时耗散额外电压（见[0034]段）。对比文件没有公开这一附加的串联电阻器特征。 |
| **技术特征J**：其中所述退化电感器耦合在所述PMOS晶体管的源极端子与所述供电电压之间。 **(隐含公开)** | 参见图4A、4B及对应说明书：[0036] “The inductor is coupled to a source of the transistor and provides source degeneration for the transistor.”<br>[0054] “An amplifier may also be implemented using a P-channel MOS (PMOS) transistor...” | 对比文件图4A、4B明确显示退化电感器412的一端耦接到NMOS晶体管410的源极，另一端耦接到Vss（地）。对于NMOS放大器，源极退化电感器连接在源极与低电位（地）之间是标准配置。目标专利中，PMOS晶体管的退化电感器310连接在其源极与高电位供电电压（VDD）之间，这也是PMOS放大器的标准配置。对比文件[0054]段明确教导放大器可使用PMOS晶体管实现。本领域技术人员在将对比文件的NMOS放大器替换为PMOS放大器时，必然需要根据PMOS的工作特性，将退化电感器从其源极连接到高电位供电端（VDD），而非地（Vss）。这是一种常规的、必然的电路变换。因此，该技术特征被对比文件**隐含公开**。 |
| **技术特征K**：进一步包括：第二保护二极管，被配置为限制所述放大器的所述输入端子与所述放大器的输出端子之间的电压差。 **(未公开)** | 无相关内容。 | 对比文件的保护方案主要围绕输入端（pad）、电源（Vdd/Vss）以及放大管的栅源极展开。其保护电路（二极管230/232，钳位电路420/422，瞬态保护电路240）均未连接在放大器的输入端子与输出端子之间。目标专利中的“第二保护二极管”（如二极管321-323，见图3）被明确配置为连接在输入与输出之间，用于限制二者电压差以保护栅漏结。对比文件没有公开这种在输入和输出端子之间直接设置二极管的保护结构。 |
| **技术特征L**：其中所述第二保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间的电压差。 **(未公开)** | 无相关内容。 | 如上所述，对比文件没有公开连接在输入与输出端子之间的保护二极管，因此自然也谈不上公开该二极管用于“限制PMOS晶体管栅极与漏极端子之间的电压差”这一具体功能。目标专利中该功能由连接在输入（栅极）和输出（漏极）之间的保护二极管实现。 |
| **技术特征M**：其中所述第二保护二极管耦合在所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间。 **(未公开)** | 无相关内容。 | 对比文件的所有附图和文字描述中，均未示出或提及有任何二极管或保护电路直接连接在放大晶体管（无论是NMOS 410还是任何潜在PMOS）的栅极和漏极之间。 |
| **技术特征N**：进一步包括：NMOS晶体管，被配置为基于所述输入信号生成所述放大器的所述输出信号，其中所述放大器是CMOS放大器。 **(未公开)** | 参见图4A、4B及对应说明书：[0036] “The transistor may be an NMOS transistor, a PMOS transistor, or some other type of transistor.” | 对比文件公开的放大器（400, 402）是**单管（NMOS）放大器**，其核心放大功能仅由一个NMOS晶体管410完成。虽然[0054]段提到放大器也可用PMOS实现，但这仅意味着可以选择NMOS或PMOS中的一种来构建一个单管放大器。目标专利权利要求特征N明确限定放大器是**CMOS放大器**，这意味着放大器至少包含互补的PMOS和NMOS晶体管（例如图3中的P1和N1共同构成反相放大器）。对比文件并未公开这种由PMOS和NMOS晶体管共同构成的CMOS放大器结构。因此，包含NMOS晶体管且放大器为CMOS结构这一技术特征未被公开。 |
| **技术特征O**：进一步包括：第三保护二极管，被配置为限制所述放大器的所述输入端子与所述NMOS晶体管的源极端子之间的电压差。 **(隐含公开)** | 参见图4B及对应说明书：[0048] “Clamp circuit 422 further includes a diode 426 having its anode coupled to the source of NMOS transistor 410 and its cathode coupled to the gate of the NMOS transistor.”<br>[0049] “When a large negative voltage pulse is applied to pad 450, diode 426 draws current from source degeneration inductor 412... The Vgs voltage may thus be reduced by diode 426...” | 对比文件图4B明确公开了在改进的钳位电路422中，除了串联二极管424a-n（用于正脉冲）外，还包含一个单独的二极管426，其**阳极接NMOS晶体管410的源极，阴极接其栅极**。当大的负电压脉冲施加到输入端（pad 450）时，该二极管426导通，从退化电感器412抽取电流，在电感上产生负压降，从而**降低NMOS晶体管的Vgs电压（即栅极与源极之间的电压差）**。由于栅极连接输入端（pad），源极连接地（通过电感），因此二极管426的作用正是**限制放大器输入端与NMOS晶体管源极端子之间的电压差**。这与目标专利中第三保护二极管324（见图3，阳极接地/源极，阴极接输入/栅极）在电路连接和作用上完全对应。因此，该技术特征被对比文件**直接公开**。 |
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