对比文件名称：2002-05-07_发明授权_US06385028B1 Surge preventing circuit for an insulated gate type transistor
目标专利名称：用于放大器的装置和方法CN107258054B
本次调用的模型名称：DeepSeek
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：PMOS晶体管，被配置为放大输入信号并且生成所述放大器的输出信号<br>**《未公开》** | 对比文件图1及相应描述示出了功率MOSFET 52，其栅极由栅控制单元53控制，用于驱动（接通/关断）电感性负载51。例如，说明书第3栏第65行-第4栏第4行：“When a control signal having a potential higher than a threshold voltage of the power MOSFET 52 is applied to the gate terminal, the power MOSFET 52 is turned on to activate the electric load 51.” | 对比文件公开的MOSFET 52用于作为开关驱动电感性负载（如马达、继电器），其功能是在栅极控制信号下导通或关断，以控制负载电源的通路。其目的是处理功率而非“放大输入信号”。虽然MOSFET本身具有放大能力，但根据对比文件全文的教导，该电路应用于负载驱动和浪涌保护领域，并未描述或暗示其用于信号放大（如RF信号的电压/电流增益）。因此，本领域技术人员阅读对比文件后，无法毫无疑义地得出或合理推断出该晶体管被配置为“放大输入信号并生成放大器的输出信号”。该技术特征未被公开。 |
| **技术特征B**：退化电感器，被配置为减小所述放大器的增益<br>**《未公开》** | 对比文件全文未提及任何电感器元件，也未提及“退化电感器”或用于减小增益的电感器。 | 目标专利中的退化电感器（如310、311）用于减小放大器对晶体管绝对增益的依赖性，提高线性度（参见说明书[0023]段）。对比文件电路为开关驱动及浪涌保护电路，不涉及信号放大和增益控制，因此完全没有公开或暗示使用退化电感器。本领域技术人员无法从对比文件推理出该技术特征。 |
| **技术特征C**：第一保护二极管，被配置为限制所述放大器的输入端子与供电电压之间的电压差<br>**《隐含公开》** | 说明书第5栏第47-52行：“A Zener diode group 56, consisting of a plurality of serially connected Zener diodes having the same characteristics, is provided between the source terminal and the gate terminal (i.e., point α) of the power MOSFET 52. ... The Zener diode group 56 has a function of clamping a gate voltage against the breakdown of the Zener diode group 55.” 图1明确示出齐纳二极管组56连接在MOSFET 52的栅极（α点）和源极（接地）之间。 | 对比文件中的齐纳二极管组56连接在晶体管的栅极（可对应于目标专利放大器的“输入端子”）和源极（在对比文件实施例中，源极接地，即低电压端子，可对应于目标专利的参考电位“地面”）之间。其功能是“钳位栅极电压”（clamp a gate voltage），即限制栅极相对于源极（地）的电压。在目标专利中（参见图3及[0028]段），第一保护二极管320连接在PMOS晶体管P1的栅极（即输入端子340）和源极（连接到供电电压VDD）之间，用于限制栅极与源极（即供电电压端）之间的电压差，以保护栅/源结。虽然连接的电压端子极性（PMOS源极接VDD，NMOS源极接地）因晶体管类型不同而不同，但其核心构思均为在晶体管的栅极和为其源极提供工作电压的端子（无论是VDD还是地）之间连接保护二极管，以限制两者间的电压差。本领域技术人员可以理解，这是一种常见的针对特定晶体管类型的栅源过压保护措施。因此，对比文件隐含公开了“在放大器输入端子和为其晶体管源极提供偏置的电压端子之间设置保护二极管以限制电压差”的技术方案。 |
| **技术特征D**：一个或多个主保护二极管，被配置为在地面与所述供电电压之间的电压差超过第一阈值电压时限制地面与所述供电电压之间的所述电压差<br>**《未公开》** | 对比文件图1示出了齐纳二极管组55连接在漏极和栅极之间，以及二极管58、59等，但没有直接连接在电源（图中未明确示出VDD，但电感性负载51连接至电源，如车辆电池）和地之间的、专门用于限制电源与地之间电压差的二极管组。 | 目标专利中的“主保护二极管”（如302、303）是直接连接在输入端子与电源VDD或地之间，用于在ESD事件发生时提供从输入端到电源或地的直接放电路径（参见说明书[0025]-[0026]段）。对比文件中的保护机制不同：其齐纳二极管组55连接在漏极（输出/高电压端）和栅极（输入控制端）之间，当浪涌作用于漏极时，其击穿后对栅极电容充电，从而导通主晶体管52来泄放浪涌电流。这是一种间接的、通过激活主开关管来泄放能量的保护方式，而非直接在电源和地之间提供钳位或放电路径。因此，对比文件没有公开技术特征D所定义的“主保护二极管”。 |
| **技术特征E**：以及钳位电路，被配置为在所述供电电压与地面之间的电压差超过第二阈值电压时限制所述供电电压与地面之间的所述电压差。<br>**《未公开》** | 对比文件全文未提及连接在电源供电端子和地之间、用于直接钳位电源电压的独立钳位电路（如目标专利中的供电钳位器305）。 | 目标专利的供电钳位器305是直接连接在VDD和地之间的独立电路，用于在电源端出现ESD过压时提供直接到地的放电路径（参见说明书[0027]段）。对比文件的保护核心是围绕主开关管（MOSFET 52）的栅极控制路径和其自身的导通来泄放浪涌，没有描述独立的电源-地钳位电路。本领域技术人员无法从对比文件中得出或推理出该技术特征。 |
| **技术特征F**：其中所述第一保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与源极端子之间的电压差。<br>**《隐含公开》** | 同技术特征C引用。齐纳二极管组56连接在MOSFET 52的栅极和源极之间，用于钳位栅-源电压（gate voltage）。说明书第6栏第53-55行：“With this setting, the voltage between the gate and source terminals can be maintained at a level less than the gate withstand voltage even when a transient voltage is applied.” | 对比文件明确公开了齐纳二极管组56用于限制（钳位）所保护晶体管（MOSFET 52）的栅极和源极之间的电压，以防止其超过栅极耐受电压。这与技术特征F中“第一保护二极管进一步被配置为限制PMOS晶体管的栅极端子与源极端子之间的电压差”的功能完全相同。尽管对比文件未明确说明该晶体管为PMOS（其实施例多为NMOS），但“限制栅-源电压”这一保护功能是通用的，与晶体管沟道类型无关。本领域技术人员可以毫无疑义地从对比文件得出该保护功能。因此，该技术特征被隐含公开。 |
| **技术特征G**：其中所述第一保护二极管耦合在所述PMOS晶体管的源极端子与所述PMOS晶体管的栅极端子之间。<br>**《隐含公开》** | 同技术特征C引用。图1及文字明确显示齐纳二极管组56连接在功率MOSFET 52的栅极（α点）和源极（接地）之间。 | 对比文件公开了保护二极管（组）直接连接在所保护晶体管的栅极和源极端子之间。这一物理连接关系与技术特征G所定义的“耦合在...源极端子与...栅极端子之间”完全一致。尽管对比文件实施例中的晶体管是NMOS（源极接地），而目标专利是PMOS（源极接VDD），但二极管在两个端子之间的连接拓扑结构是相同的。本领域技术人员能够直接且毫无疑义地得出该连接关系。因此，该技术特征被隐含公开。 |
| **技术特征H**：其中所述第一保护二极管进一步被配置为保护所述PMOS晶体管的栅/源结。<br>**《隐含公开》** | 说明书第7栏第35-38行：“To avoid such damages, the stage number (i.e., total number) of the Zener diodes constituting the gate-source Zener diode group 56 is regulated by the above-described equation (2). Through this regulation, the gate voltage can be clamped ... This prevents the gate oxide film 13 from being damaged.” | 对比文件明确指出，设置栅-源齐纳二极管组56并调节其级数，是为了将栅极电压钳位在栅极耐受电压以下，从而“防止栅氧化膜受损”。对于MOS晶体管（包括PMOS和NMOS），栅氧化膜正是栅极和源极（以及沟道、衬底）之间的绝缘介质，其击穿即意味着栅/源结（或更广义的栅极介质）的失效。因此，对比文件公开的保护“栅氧化膜”的目的，实质上就是保护包括栅/源结在内的栅极绝缘结构。这与技术特征H中“保护所述PMOS晶体管的栅/源结”的功能和作用相同。本领域技术人员可以合理推断出该配置的保护目的。因此，该技术特征被隐含公开。 |
| **技术特征I**：进一步包括：电阻器，与所述第一保护二极管串联耦合。<br>**《未公开》** | 对比文件中有电阻器54，但其连接在栅极（α点）和栅控制单元53之间（参见图1及第5栏第40-44行），并非与齐纳二极管组56串联。齐纳二极管组56自身是多个二极管串联，但其两端（栅极和源极）之间没有串联额外的电阻器。 | 目标专利中（如图4所示），电阻器402是与第一保护二极管320串联耦合的，共同连接在PMOS晶体管P1的栅极和源极之间。对比文件中的电阻器54位于栅极控制通路上，功能是阻止浪涌电流流入控制单元并影响栅极充电速度，其并非与保护二极管（组56）串联构成一个支路。对比文件完全没有公开或暗示在保护二极管上串联一个电阻器的结构。因此，该技术特征未被公开。 |
| **技术特征J**：其中所述退化电感器耦合在所述PMOS晶体管的源极端子与所述供电电压之间。<br>**《未公开》** | 同技术特征B，对比文件未提及任何退化电感器。 | 由于对比文件根本未公开“退化电感器”这一元件，因此更不可能公开其具体的连接关系“耦合在PMOS晶体管的源极端子与供电电压之间”。该技术特征未被公开。 |
| **技术特征K**：进一步包括：第二保护二极管，被配置为限制所述放大器的所述输入端子与所述放大器的输出端子之间的电压差。<br>**《直接公开》** | 说明书第5栏第40-47行：“a Zener diode group 55, consisting of a plurality of serially connected Zener diodes having the same characteristics, is connected between the drain terminal and the gate terminal (i.e., point α) of the power MOSFET 52. ... The Zener diode group 55 causes breakdown in response to a surge voltage applied to the drain terminal of the power MOSFET 52.” | 对比文件中的齐纳二极管组55连接在功率MOSFET 52的漏极（可对应于放大器的“输出端子”，因为负载连接于此）和栅极（可对应于放大器的“输入端子”或控制端）之间。其功能是在漏极出现浪涌电压时击穿，从而限制漏极和栅极之间的电压差。这直接对应于技术特征K中“被配置为限制放大器的输入端子与放大器的输出端子之间的电压差”的保护二极管。因此，该技术特征被对比文件直接公开。 |
| **技术特征L**：其中所述第二保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间的电压差。<br>**《直接公开》** | 同上引用。齐纳二极管组55连接在漏极和栅极之间，用于响应漏极浪涌电压而击穿，这必然起到限制栅-漏电压差的作用。说明书第3栏第17-20行也提到：“The first Zener diode causes breakdown in response to a surge voltage applied to the one of the high-voltage and low-voltage terminals connected to the electric load.” | 对比文件明确公开了第一齐纳二极管（组55）连接在晶体管（MOSFET 52）的漏极和栅极之间，并在漏极出现浪涌时击穿。这实质上就是配置为限制该晶体管的栅极和漏极之间的电压差，防止过压。这一功能描述与技术特征L完全一致。尽管目标专利特指“PMOS晶体管”，但限制栅-漏电压差的保护功能对NMOS和PMOS是共通的。因此，该技术特征被直接公开。 |
| **技术特征M**：其中所述第二保护二极管耦合在所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间。<br>**《直接公开》** | 同技术特征K引用。图1及文字明确显示齐纳二极管组55连接在功率MOSFET 52的漏极和栅极（α点）之间。 | 对比文件直接、明确地公开了保护二极管（组55）连接在所保护晶体管的栅极和漏极端子之间。这一物理连接关系与技术特征M的定义完全吻合。因此，该技术特征被直接公开。 |
| **技术特征N**：进一步包括：NMOS晶体管，被配置为基于所述输入信号生成所述放大器的所述输出信号，其中所述放大器是CMOS放大器。<br>**《未公开》** | 对比文件全文仅涉及单个的功率MOSFET（图1中的52，其为NMOS）或单个的PMOS（图12中的70），用于开关负载。未描述由PMOS和NMOS晶体管互补耦合形成的CMOS放大器结构。 | 目标专利的放大器是典型的CMOS反相放大器结构，由PMOS晶体管P1和NMOS晶体管N1互补耦合组成，用于放大信号（参见说明书[0022]段及图3）。对比文件中的电路是用于驱动功率负载的开关电路，其核心是一个单一的MOSFET（NMOS或PMOS），并非用于信号放大的CMOS结构。本领域技术人员无法从对比文件中得出或推理出由PMOS和NMOS共同构成CMOS放大器的技术方案。因此，该技术特征未被公开。 |
| **技术特征O**：进一步包括：第三保护二极管，被配置为限制所述放大器的所述输入端子与所述NMOS晶体管的源极端子之间的电压差。<br>**《隐含公开》** | 同技术特征C、F引用。齐纳二极管组56连接在MOSFET 52的栅极（输入）和源极之间。在对比文件的主要实施例（图1）中，该MOSFET 52是NMOS晶体管，其源极接地。 | 在对比文件的主要实施例中，被保护的晶体管是NMOS（功率MOSFET 52）。齐纳二极管组56连接在该NMOS晶体管的栅极（可对应于放大器输入端子）和源极（接地）之间，用于限制两者之间的电压差。这正好对应于技术特征O中“第三保护二极管，被配置为限制所述放大器的所述输入端子与所述NMOS晶体管的源极端子之间的电压差”。尽管目标专利中第三保护二极管324是专门为NMOS晶体管N1设置，而对比文件中的二极管组56是针对唯一的NMOS主晶体管，但“在NMOS晶体管的栅极和源极之间连接保护二极管以限制电压差”这一技术手段是相同的。因此，该技术特征被对比文件隐含公开。 |
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