对比文件名称：2005-11-22_发明授权_US06967866B2 Semiconductor memory and semiconductor integrated circuit
目标专利名称：缩放布局设计中将虚栅极接地CN105981157B
本次调用的模型名称：DeepSeek最新版模型
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：** 半导体器件有源区中的虚栅极。<br>**《直接公开》** | 说明书[0068]段：“...the mask ROM of this embodiment includes: ... n-channel dummy MOSFETs each provided between two adjacent MOSFETs arranged in the direction in which the bit lines 102 extend. The dummy MOSFETs are held OFF during operation.” 图1B中示出了 dummy gate electrode 105a。 | 对比文件明确公开了位于有源区（半导体衬底上，源/漏区之间）的“dummy gate electrode”（虚设栅极）。该虚设栅极是构成“dummy MOSFET”（虚设MOSFET）的一部分，该虚设MOSFET在操作期间保持关断，其作用是在相邻的有源晶体管（存储单元）之间提供隔离，以替代STI（浅沟槽隔离）并减少应力影响。目标专利中，“虚栅极”同样位于有源区，用于控制器件（如ESD或高速器件），并通过接地防止浮动偏置电压激活器件。两者均为有源区中不直接参与核心逻辑或存储功能的“虚设”栅极结构。因此，本领域技术人员能够毫无疑义地得出对比文件公开了该技术特征。 |
| **技术特征B：** 毗邻于所述虚栅极的第一有源触点。<br>**《直接公开》** | 说明书[0069]段：“Each of the MOSFETs in the memory cells includes: the gate electrode 104a ... and source/drain regions (first and second doped layers) formed in the semiconductor substrate below the sides of the gate electrode 104a. ... The drain regions of the MOSFETs arranged in the same row are isolated from each other by an isolation insulating film 110.” 图1B显示了漏极区域108（drain region）以及与之连接的 drain contact 115 和 via 112。 | 对比文件图1B清楚显示，虚设栅极（dummy gate electrode 105a）的一侧毗邻着一个有源晶体管的漏极区域108（第一有源区），该漏极区域通过 drain contact 115 和 via 112 连接到 bit line 102。该漏极区域和其上的触点共同构成了一个“有源触点”结构，用于实现晶体管的电连接。目标专利中的“第一有源触点”（例如MD1 112）同样毗邻于虚栅极，用于连接源极或漏极区。对比文件公开的该结构与本特征相同。 |
| **技术特征C：** 所述虚栅极和所述第一有源触点上的电介质层，所述电介质层上形成有开口。<br>**《隐含公开》** | 说明书[0069]段及图1B描述了隔离绝缘膜（isolation insulating film 110）以及层间介电层结构。图1B中，drain contact 115和via 112的形成必然意味着在覆盖虚栅极和有源触点的电介质层（ILD）中形成了开口。 | 在半导体制造工艺中，为了形成接触孔（如drain contact 115）和通孔（如via 112），必须在覆盖器件结构的层间电介质（ILD）层上进行刻蚀以形成开口。对比文件虽然没有用文字详细描述“电介质层上形成开口”这一具体工艺步骤，但其图1B所示的结构（触点穿过电介质层连接至下层）是本领域制造此类器件的必然结果。本领域技术人员根据对比文件公开的器件结构，能够毫无困难地推理出在覆盖虚栅极（105a）和第一有源触点（漏极区108）的电介质层上存在开口，以便制作触点。因此，该技术特征被对比文件隐含公开。 |
| **技术特征D：** 沉积于所述开口的侧壁上的第一隔离层。<br>**《未公开》** | 对比文件未发现描述在接触孔或通孔开口的侧壁上沉积隔离层（spacer或liner）的内容。图1B所示的接触结构（115, 112）是简单的填充导电材料的孔。 | 目标专利中的“第一隔离层”（如内衬1200）是特意沉积在开口侧壁，用于将后续形成的堆叠式触点与虚栅极电隔离的关键结构，并且是实现自对齐工艺的一部分。对比文件中未提及或显示在触点开口侧壁存在这样的隔离层。对比文件中相邻器件间的隔离主要通过虚设MOSFET本身或STI实现，触点本身没有额外的侧壁隔离层用于与栅极隔离。因此，对比文件既未直接公开也未隐含公开该技术特征。 |
| **技术特征E：** 形成于所述开口中的第一堆叠式触点，所述第一堆叠式触点被电耦合至所述第一有源触点。<br>**《隐含公开》** | 说明书[0069]段：“...the drain region 108 and the bit line 102 via a drain contact 115 and a via 112.” 图1B显示了drain contact 115连接漏极区108，以及上方的via 112连接至bit line 102。 | 对比文件公开了“drain contact 115”和其上的“via 112”，这两个垂直堆叠的导电结构共同将第一有源触点（漏极区108）电连接至上层金属线（bit line 102）。这构成了一种“堆叠式触点”结构。虽然对比文件未使用“堆叠式触点”这一术语，但本领域技术人员能够从垂直互连的接触孔和通孔结构直接、毫无疑义地得出其技术方案。该结构的作用是电耦合有源区，与目标专利中“第一堆叠式触点”的作用相同。因此，该特征被对比文件隐含公开。 |
| **技术特征F：** 沉积于所述第一堆叠式触点的表面上与所述第一有源触点相对的盖层，侧壁上的所述第一隔离层将所述第一堆叠式触点与所述虚栅极电隔离。<br>**《未公开》** | 对比文件未发现描述在堆叠式触点（drain contact 115 + via 112）表面沉积“盖层”（capping layer）的内容。也未公开技术特征D所述的“第一隔离层”。 | 目标专利中的“盖层”（例如内衬1600）是沉积在堆叠式触点表面，用于后续与通孔选择性连接或隔离的特殊结构。对比文件中完全没有提及此类结构。同时，由于对比文件未公开“第一隔离层”（技术特征D），因此“第一隔离层将第一堆叠式触点与虚栅极电隔离”的功能也无法成立。对比文件中的虚栅极与相邻触点之间的隔离由器件结构（虚设MOSFET的沟道处于关断状态）和空间距离保证，而非通过触点侧壁的隔离层。因此，该技术特征未被公开。 |
| **技术特征G：** 以及穿过所述电介质层的第一通孔，所述第一通孔落在所述虚栅极上并通过所述盖层的一部分直接落在所述第一堆叠式触点的所述表面上以将所述第一堆叠式触点和所述第一有源触点电耦合至所述虚栅极以使所述虚栅极接地。<br>**《未公开》** | 说明书[0069]段：“The dummy gate line 105 is connected to the ground line 103 via a dummy gate contact 114.” 图1B显示了dummy gate contact 114连接虚设栅极线105至地线103。 | 对比文件中，虚设栅极（105a）通过独立的“dummy gate contact 114”直接连接到地线103以实现接地。这与目标专利的技术方案有本质不同。目标专利是通过一个“第一通孔”同时落在虚栅极（或栅极触点）和第一堆叠式触点上，从而将两者电连接，进而使虚栅极通过有源触点接地。对比文件没有公开任何通孔同时落在虚栅极和堆叠式触点上以实现耦合的结构。其接地路径是独立的、直接的，未涉及通过堆叠式触点转接。因此，该技术特征未被公开。 |
| **技术特征H：** 其特征在于，进一步包括：直接耦合在所述虚栅极和所述第一通孔之间的栅极触点，所述栅极触点在侧壁上具有第二隔离层，所述栅极触点被自对齐到所述第一有源触点以及和所述第一堆叠式触点自对齐。<br>**《未公开》** | 对比文件未发现描述位于虚栅极和通孔之间的、具有侧壁隔离层的“栅极触点”结构。图1B中虚栅极通过dummy gate contact 114直接连接至上层。 | 目标专利中“栅极触点”（如810）是一个独立的、具有侧壁隔离层（第二隔离层）的导电结构，它被自对齐到有源触点，并作为虚栅极与通孔之间的中介。对比文件中没有类似结构。虚设栅极的接触是常规的接触孔（114），没有提及侧壁隔离层，也没有提及与相邻有源触点或堆叠式触点的“自对齐”关系。因此，该技术特征未被公开。 |
| **技术特征I：** 其特征在于，进一步包括：毗邻于所述虚栅极的第二有源触点。<br>**《直接公开》** | 图1B显示，虚设栅极（105a）的另一侧毗邻着另一个存储晶体管的漏极区域（未标记，结构与108对称）。说明书[0068]段指出dummy MOSFET位于两个相邻MOSFET之间。 | 对比文件图1B明确显示，虚设栅极（dummy gate electrode 105a）的两侧各有一个有源晶体管的漏极区域（有源区）。因此，除了技术特征B所述的“第一有源触点”侧，虚栅极的另一侧必然存在“第二有源触点”。这与目标专利中虚栅极可能毗邻多个有源触点的描述一致。本领域技术人员能够直接、毫无疑义地从对比文件得出该特征。 |
| **技术特征J：** 以及相邻的堆叠式触点，所述相邻的堆叠式触点电耦合至所述第二有源触点并和所述第二有源触点对齐，且和所述第一通孔自对齐，以将所述相邻的堆叠式触点与所述第一通孔电隔离。<br>**《未公开》** | 对比文件图1B显示了虚栅极另一侧漏极区域上方的接触结构（与115、112对称），但未描述该接触结构与任何通孔“自对齐”以实现电隔离。 | 对比文件公开了虚栅极两侧都存在类似的有源触点和堆叠式触点结构。然而，目标专利中“相邻的堆叠式触点”与“第一通孔”自对齐以实现电隔离，是特定的布局设计，用于在紧凑尺度下防止短路。对比文件没有描述或暗示这种自对齐的隔离关系。其堆叠式触点（drain contact + via）之间以及它们与虚栅极接触孔（114）之间的隔离，是通过设计规则保证的间距和虚设MOSFET的关断特性实现的，而非通过自对齐工艺。因此，该技术特征未被公开。 |
| **技术特征K：** 其特征在于，所述第一通孔和所述栅极触点自对齐，并且所述第一堆叠式触点的所述侧壁上的所述第一隔离层被安排成至少部分地与所述第一有源触点交叠，所述第一隔离层的交叠部分将所述第一堆叠式触点的一部分与所述第一通孔的一部分电隔离。<br>**《未公开》** | 对比文件未公开“第一通孔”、“栅极触点”、“第一隔离层”以及它们之间复杂的自对齐和交叠隔离关系。 | 该技术特征描述了目标专利中一个非常具体的、涉及多层结构自对齐和隔离的布局细节。对比文件完全没有对应或可推理得出这些结构及关系的公开内容。如前所述，对比文件缺乏目标专利中关键的隔离层、特定的栅极触点以及连接虚栅极与堆叠式触点的通孔。因此，该技术特征未被公开。 |
| **技术特征L：** 其特征在于，进一步包括：有源栅极。<br>**《直接公开》** | 说明书[0068]段：“...the mask ROM of this embodiment includes: a plurality of word lines 101; ... a plurality of nMOSFETs whose gate electrodes 104a are connected to the word lines 101...” 图1B显示了gate electrode 104a。 | 对比文件明确公开了构成存储单元的有源晶体管的栅极（gate electrode 104a），即“有源栅极”。这些栅极连接至字线，用于控制存储单元的开启与关闭。这与目标专利中除虚栅极外还包括功能性的“有源栅极”完全一致。 |
| **技术特征M：** 毗邻于所述有源栅极的第二有源触点。<br>**《直接公开》** | 同技术特征B及I的论述，图1B显示了有源栅极（104a）两侧的源极和漏极区域（例如109, 108），这些区域通过触点（113, 115）连接。 | 对比文件中，每个有源栅极（104a）的两侧都毗邻着源极和漏极区域，这些区域通过相应的接触孔（如source contact 113, drain contact 115）实现电连接，这些即为“有源触点”。因此，“毗邻于有源栅极的第二有源触点”这一特征被对比文件直接公开。 |
| **技术特征N：** 第二堆叠式触点，所述第二堆叠式触点被电耦合至所述第二有源触点且在侧壁上包括将所述第二堆叠式触点与所述有源栅极电隔离的第二隔离层。<br>**《未公开》** | 对比文件未描述在有源栅极相邻的触点（如source contact 113或drain contact 115）侧壁上存在隔离层。图1B所示触点与栅极之间是常规的介质隔离。 | 目标专利的“第二堆叠式触点”具有侧壁隔离层，用于与有源栅极隔离。对比文件中连接到源/漏区的触点（如113, 115）是常规接触孔，没有描述其侧壁具有专门的隔离层。其与栅极的隔离由层间电介质和设计规则间距保证。因此，该技术特征未被公开。 |
| **技术特征O：** 以及电耦合至所述有源栅极且和所述第二堆叠式触点自对齐的第二通孔。<br>**《未公开》** | 说明书[0069]段：“The gate line 104 is connected to the associated word line 101 via a gate contact 111.” 图1B显示了gate contact 111。 | 对比文件中，有源栅极通过“gate contact 111”连接到字线101。这是一个独立的接触孔，没有描述它与任何“第二堆叠式触点”（如源极接触113）存在“自对齐”关系。自对齐是目标专利中特定的工艺和布局特征，对比文件未公开。因此，该技术特征未被公开。 |
| **技术特征P：** 其特征在于，所述器件被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统PCS单元、便携式数据单元、和/或位置固定的数据单元中。<br>**《未公开》** | 对比文件全文未提及将该半导体器件集成到任何具体的终端应用产品或设备中。 | 该技术特征是对器件最终应用领域的声明，属于用途限定。对比文件仅描述了半导体存储器（掩膜ROM）本身的结构和原理，并未提及或暗示其具体的下游应用产品。因此，该技术特征未被对比文件公开。 |
<<<A>>><<<B>>><<<I>>><<<L>>><<<M>>><<<c>>><<<e>>>