**对比文件名称**：1999-01-26_发明授权_US5864156A Isolated plugged contacts
**目标专利名称**：171缩放布局设计中将虚栅极接地CN105981157B
**本次调用模型名称**：GPT-4
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 (已翻译为中文) | 公开性论述 |
| **技术特征A**：包括：半导体器件有源区中的虚栅极<br>**《隐含公开》** | [2] “...MOS devices A, B, C, D, E, and F situated thereon. Each MOS device A-F, respectively, has an N-doped polysilicon gate electrode 12, 14, 16, 18, 20 and 22.” (参见附图1) | 对比文件明确公开了位于半导体衬底上的MOS器件及其栅极电极（12-22）。虽然对比文件未明确使用“虚栅极(dummy gate)”这一术语，但本领域技术人员知晓，在半导体制造中（尤其是在存储器阵列或周边电路中），会存在不直接作为工作晶体管开关功能、而用于工艺控制、隔离或电位固定的栅极结构，即“虚栅极”。对比文件公开的栅极电极（12-22）在阵列（如作为存取晶体管栅极）和外围电路中均有出现，其集合中隐含包含了可能作为虚栅极使用的栅极结构。因此，该技术特征被对比文件隐含公开。 |
| **技术特征B**：毗邻于所述虚栅极的第一有源触点<br>**《隐含公开》** | [2] “P-doped silicon substrate 10 is a surface over which a series of cellnode contacts 36, 37, 38, and 39 are situated. ... P-doped silicon substrate 10 also features two bitline contacts 40, 42 thereon.” (参见附图1) | 对比文件公开了在衬底（10）上形成的多个接触区域，如cellnode contacts（36-39）和bitline contacts（40, 42）。这些接触区域对应于晶体管的源极/漏极有源区接触（例如，bitline contacts 40, 42连接存取晶体管的源极）。从附图1-2的布局可知，这些接触区域（36-39，40, 42）必然与栅极电极（12-22）相邻设置。因此，“毗邻于栅极的有源触点”这一位置关系已被对比文件公开。结合特征A的论述，该“有源触点”对应于对比文件中的接触区域（如36-39，40, 42），且与栅极相邻。 |
| **技术特征C**：所述虚栅极和所述第一有源触点上的电介质层，所述电介质层上形成有开口<br>**《直接公开》** | [2] “Situated above cellnode contacts 36-39, bitline contacts 40-42, and first nitride spacers 24-34 is a BPSG layer 46...” (参见附图1)<br>[2] “First, an etching step etches BPSG layer 46... The result of this etching step is a first etch pattern 52 seen in FIG. 2. First etch pattern 52 exposes cellnode contacts 36,37,38, and 39...” (参见附图2) | 对比文件直接公开了覆盖在栅极（电极12-22及其侧壁隔离层24-34）和有源接触区域（36-39, 40-42）之上的电介质层（BPSG层46）。并且，通过第一掩模和蚀刻步骤，在该BPSG层46中形成了开口（第一蚀刻图案52），该开口暴露了下方的有源接触区域（36-39）。因此，技术特征C被对比文件直接公开。 |
| **技术特征D**：沉积于所述开口的侧壁上的第一隔离层<br>**《直接公开》** | [2] “...a substantially vertically oriented second nitride spacer 54 is formed over each remaining BPSG layer 46 by deposition and anisotropic etch of a thin nitride film...” (参见附图3) | 在形成第一蚀刻图案（开口）52之后，对比文件明确描述了通过沉积和各向异性回蚀刻形成基本垂直的氮化物隔离层（第二氮化物隔离层54）的步骤。该隔离层（54）位于剩余BPSG层46的侧壁上，即开口的侧壁上。其作用是为后续形成的插塞提供横向隔离。这与目标专利中第一隔离层位于开口侧壁、用于电隔离的作用相同。因此，该技术特征被直接公开。 |
| **技术特征E**：形成于所述开口中的第一堆叠式触点，所述第一堆叠式触点被电耦合至所述第一有源触点<br>**《直接公开》** | [2] “Next, an N-doped polysilicon layer 56 is deposited over exposed cellnode contacts 36, 37, 38, and 39, as well as over MOS devices A-F.” (参见附图3)<br>[2] “...the remaining N-doped polysilicon layers 56, 68 are called plugs and make contact, respectively, with cellnode contacts 36, 37, 38, and 39, or bitline contacts 40, 42.” (参见附图6及描述) | 对比文件公开了在开口中沉积N型掺杂多晶硅层56，该层填充开口并电接触下方暴露的cellnode contacts（36-39）。经过后续的CMP等步骤后，形成的多晶硅插塞（56）即位于开口中，并电耦合至下方的有源接触区域。此“多晶硅插塞”在结构、形成位置和电连接功能上，等同于目标专利中“形成于开口中、电耦合至第一有源触点的第一堆叠式触点”。因此，该技术特征被直接公开。 |
| **技术特征F**：沉积于所述第一堆叠式触点的表面上与所述第一有源触点相对的盖层，侧壁上的所述第一隔离层将所述第一堆叠式触点与所述虚栅极电隔离<br>**《未公开》** | 对比文件中未描述在形成的多晶硅插塞（56， 68， 104）的顶部表面上沉积一个专门的“盖层（capping layer）”。对比文件中的隔离主要依靠氮化物隔离层（54， 64， 96）进行侧向隔离，并通过CMP实现不同插塞之间的垂直隔离。 | 目标专利中的“盖层”（如图16-17中的内衬1600）是沉积在堆叠式触点（1310）表面上的特定层，它与侧壁的隔离层（1200）共同作用，用于在后续通孔形成步骤中实现选择性电隔离或连接。对比文件未公开这一特定的顶部盖层结构。其侧壁的氮化物隔离层（54）虽然提供了与相邻栅极的横向隔离，但并未与一个顶部盖层组合以实现目标专利中所述的、通过盖层部分被蚀刻来决定通孔连接关系的功能。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征G**：以及穿过所述电介质层的第一通孔，所述第一通孔落在所述虚栅极上并通过所述盖层的一部分直接落在所述第一堆叠式触点的所述表面上以将所述第一堆叠式触点和所述第一有源触点电耦合至所述虚栅极以使所述虚栅极接地。<br>**《未公开》** | 对比文件描述的工艺止步于在同一介质层（BPSG 46）内形成被隔离的多晶硅插塞（56， 68， 104）。整个过程旨在形成与衬底接触的“插塞（plug）”，并未描述在这些插塞之上进一步形成“穿过电介质层的通孔（via）”来将插塞与上方的栅极连接。其互连（如位线接触、电容存储节点）是通过在插塞之上构建其他结构（如钨插塞、电容器）来实现，而非通过一个落在栅极和堆叠式触点上的通孔来实现栅极接地。 | 目标专利的核心发明点之一在于通过一个特定的通孔（2000）同时落在虚栅极（或栅极触点）和第一堆叠式触点上，从而将有源触点和虚栅极电连接以实现接地。对比文件的整个工艺流程和结构描述中均未出现此类通孔结构，也未揭示将栅极通过通孔连接到下方有源触点插塞以实现接地的技术方案。因此，该技术特征未被公开。 |
| **技术特征H**：其特征在于，进一步包括：直接耦合在所述虚栅极和所述第一通孔之间的栅极触点，所述栅极触点在侧壁上具有第二隔离层，所述栅极触点被自对齐到所述第一有源触点以及和所述第一堆叠式触点自对齐。<br>**《未公开》** | 对比文件中未描述任何位于栅极电极之上、专门用于连接栅极和更高层互连的“栅极触点（gate contact）”。其栅极电极（12-22）本身作为导体，侧壁有氮化物隔离层（24-34）用于隔离，但并未提及在其上形成额外的、具有侧壁隔离层且与有源触点自对齐的触点结构。 | 目标专利中详细描述的“栅极触点（810）”是一个独立于栅极本身、形成于栅极之上且具有侧壁隔离层（600）的导电结构，用于桥接栅极和上方的通孔。对比文件完全没有涉及这种中间触点结构。因此，该技术特征未被公开。 |
| **技术特征I**：其特征在于，进一步包括：毗邻于所述虚栅极的第二有源触点<br>**《隐含公开》** | [2] “P-doped silicon substrate 10 is a surface over which a series of cellnode contacts 36, 37, 38, and 39 are situated. ... P-doped silicon substrate 10 also features two bitline contacts 40, 42 thereon.” (参见附图1) | 如特征B所述，对比文件公开了多个有源接触区域（如36-39， 40， 42）。根据附图布局，这些接触区域分布在不同的栅极电极附近。对于一个给定的虚栅极（隐含于栅极电极中），除了与其相邻的第一有源触点（如一个cellnode contact）外，完全可能存在另一个也与其相邻的、不同的有源触点（如另一个cellnode contact或bitline contact）。本领域技术人员从对比文件公开的阵列布局中可以合理推断出存在“毗邻于同一虚栅极的第二有源触点”的可能性。因此，该技术特征被隐含公开。 |
| **技术特征J**：以及相邻的堆叠式触点，所述相邻的堆叠式触点电耦合至所述第二有源触点并和所述第二有源触点对齐，且和所述第一通孔自对齐，以将所述相邻的堆叠式触点与所述第一通孔电隔离。<br>**《未公开》** | 对比文件公开了多个堆叠式触点（多晶硅插塞56， 68），它们分别电耦合至不同的有源触点（36-39， 40， 42）。例如，插塞56耦合至cellnode contacts，插塞68耦合至bitline contacts。这些插塞之间通过氮化物隔离层（54， 64）和/或BPSG（46）实现相互电隔离（参见附图6及描述）。 | 对比文件确实公开了“相邻的堆叠式触点”及其之间的隔离。**然而**，技术特征J要求该相邻堆叠式触点与“第一通孔”自对齐以实现隔离。如特征G所述，对比文件根本未公开“第一通孔”这一元件。因此，特征J中关于“和所述第一通孔自对齐”这一特定结构关系和功能无法在对比文件中找到对应或合理推断的基础。该技术特征作为一个整体未被公开。 |
| **技术特征K**：其特征在于，所述第一通孔和所述栅极触点自对齐，并且所述第一堆叠式触点的所述侧壁上的所述第一隔离层被安排成至少部分地与所述第一有源触点交叠，所述第一隔离层的交叠部分将所述第一堆叠式触点的一部分与所述第一通孔的一部分电隔离。<br>**《未公开》** | 对比文件未公开“第一通孔”和“栅极触点”（特征H）。因此，它们之间的自对齐关系无从谈起。虽然对比文件公开了隔离层（如54）位于堆叠式触点（56）侧壁，并可能由于工艺对准偏差与有源触点区域存在交叠，但其作用是将不同插塞彼此隔离，或防止与栅极短路，而非用于将堆叠式触点的一部分与一个不存在的“通孔”的一部分隔离。 | 该技术特征描述了一个涉及“第一通孔”、“栅极触点”、“第一隔离层交叠部分”三者协同作用的特定隔离机制。由于核心元件“第一通孔”和“栅极触点”未被对比文件公开，该特定的协同隔离机制也无法成立或从对比文件中推导出来。因此，该技术特征未被公开。 |
| **技术特征L**：其特征在于，进一步包括：有源栅极<br>**《直接公开》** | [2] “Each MOS device A-F, respectively, has an N-doped polysilicon gate electrode 12, 14, 16, 18, 20 and 22.” (参见附图1) | 对比文件明确且直接地公开了作为MOS器件组成部分的栅极电极（12-22），这些栅极电极即构成“有源栅极”。因此，该技术特征被直接公开。 |
| **技术特征M**：毗邻于所述有源栅极的第二有源触点<br>**《隐含公开》** | [2] “P-doped silicon substrate 10 is a surface over which a series of cellnode contacts 36, 37, 38, and 39 are situated. ... P-doped silicon substrate 10 also features two bitline contacts 40, 42 thereon.” (参见附图1) | 理由同特征I。对比文件公开的多个有源接触区域（36-39， 40， 42）必然与各个有源栅极（12-22）相邻。对于一个选定的有源栅极，必然存在与其相邻的至少一个有源触点。因此，“毗邻于有源栅极的第二有源触点”这一特征被隐含公开（这里“第二”用于区分，意指不同于可能用于虚栅极接地的那个触点）。 |
| **技术特征N**：第二堆叠式触点，所述第二堆叠式触点被电耦合至所述第二有源触点且在侧壁上包括将所述第二堆叠式触点与所述有源栅极电隔离的第二隔离层<br>**《直接公开》** | [2] 结合附图3-6，N-doped polysilicon layer 56形成插塞，电耦合至cellnode contacts (如36-39)。其侧壁有第二氮化物隔离层54。<br>[2] “The depicted polysilicon plugs are separated either by a sequence of nitride spacers and BPSG layer, or are separated by a lone nitride spacer due to a misalignment...” (描述附图6) | 对比文件公开了耦合至有源触点（如cellnode contact 36）的堆叠式触点（多晶硅插塞56）。该插塞的侧壁具有氮化物隔离层（54）。从附图布局可见，该隔离层（54）也位于插塞（56）与相邻的栅极电极（如16）之间，起到了将堆叠式触点与有源栅极电隔离的作用。因此，该技术特征被直接公开。 |
| **技术特征O**：以及电耦合至所述有源栅极且和所述第二堆叠式触点自对齐的第二通孔。<br>**《未公开》** | 对比文件未描述任何“电耦合至有源栅极的通孔”。其栅极电极（12-22）的互连方式未在提供的文本段落和附图中详述，但根据DRAM常规结构，栅极（字线）的引出通常在同一多晶硅层或通过其他接触方式，而非通过一个与堆叠式触点自对齐的“第二通孔”。对比文件通篇聚焦于形成连接到源/漏区的插塞，并未揭示连接到栅极的、且与堆叠式触点自对齐的通孔结构。 | 目标专利中的“第二通孔”（2200）是一个特定的互连结构，用于连接有源栅极，并且其与第二堆叠式触点（1320）自对齐。对比文件完全没有公开这种结构或类似概念。因此，该技术特征未被公开。 |
| **技术特征P**：其特征在于，所述器件被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统PCS单元、便携式数据单元、和/或位置固定的数据单元中。<br>**《未公开》** | 对比文件全文描述了一种用于制造DRAM存储器的半导体工艺，并未提及将该工艺制造的器件集成到任何具体的终端电子设备或应用中。 | 该技术特征是对半导体器件最终应用领域的限定，属于用途特征。对比文件未公开任何关于器件具体应用的信息。因此，该技术特征未被公开。 |
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