**对比文件名称**：2008-08-20_发明公开_CN101248531A 形成MRAM器件的缝隙过孔位线的方法和结构
**目标专利名称**：用于存储器器件的金属化工艺CN107924994B
**本次调用模型名称**：DeepSeek
根据目标专利说明书对权利要求技术特征的解释，以及对比文件CN101248531A公开的内容，现创建特征比对表格并进行分析如下：
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A**：所述方法包括：形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件<br>《直接公开》 | “下布线层102形成在由层间电介质(ILD)材料构成的下层104中...逻辑过孔128也被显示为穿过ILD层108和110以将下层102中的逻辑布线导体130连接到上布线层106中的另一个导体132。这样的逻辑电路通常存在于存储器阵列外围，并被用来驱动存储器元件或执行可利用嵌入的MRAM器件元件的其他逻辑功能。” (说明书第[0038]段) | 对比文件明确公开了“下布线层102”，其中包含“逻辑布线导体130”，该导体用于连接外围的逻辑电路（即逻辑器件）。因此，本领域技术人员能够毫无疑义地得出，对比文件公开了形成耦合至器件逻辑器件的金属化层（下布线层102）。该技术特征被直接公开。 |
| **B**：以及<br>形成专用金属化层，所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块，<br>《隐含公开》 | “缝隙过孔位线结构被创建来取代传统的位线和硬质掩模过孔结构...缝隙过孔位线202...与硬质掩模122相接触。” (说明书第[0025]段)<br>“MTJ叠层118...设置在另一端并在金属带顶上的是器件100的MTJ叠层118。” (说明书第[0038]段) | 对比文件公开了一种“缝隙过孔位线202”，该结构用于连接MTJ叠层118（MRAM的核心存储元件）上方的硬质掩模122。缝隙过孔位线202作为上布线层106的一部分，其设计和形成的明确目的就是为MRAM器件（模块）提供电连接（即位线功能）。虽然对比文件未使用“专用金属化层”这一术语，但其描述的“缝隙过孔位线”是为了解决MRAM器件的特定问题（如电流承载能力、工艺简化）而设计的特定结构，本领域技术人员结合上下文可以合理推断出，该结构是专门为连接MRAM模块而设计形成的金属化层的一部分。因此，该技术特征被隐含公开。 |
| **C**：其中所述专用金属化层不同于所述第一金属化层，并且其中所述专用金属化层不与所述逻辑器件共享。<br>《隐含公开》 | “下布线层102...上布线层106” (说明书第[0038]段，图1-2)<br>“缝隙过孔位线202...被用作阵列单元的各自行的位线导体...缝隙202c被连接到代表其中有高电流的区域的、器件300的外围中的上层布线线路132之一。” (说明书第[0059]段，图10) | 对比文件明确区分了“下布线层102”和“上布线层106”，二者是不同的金属化层。缝隙过孔位线202形成于上布线层106中。尽管对比文件提到缝隙结构也可用于外围高电流逻辑区域（图10的202c），但这属于该结构的一种扩展应用，并非其作为MRAM位线时的必然共享。在作为MRAM位线的主要应用场景中（如图2、9），缝隙过孔位线202专门连接MTJ叠层，并未描述其同时用于连接逻辑器件130的布线。本领域技术人员基于对比文件对MRAM阵列和逻辑区域的区分，可以合理推断出，为MRAM阵列设计的缝隙过孔位线（专用金属化层）在结构上和功能上独立于为逻辑器件服务的下布线层（第一金属化层），即二者不同且不共享。因此，该技术特征被隐含公开。 |
| **D**：其特征在于，所述第一金属化层是使用后端制程BEOL金属化工艺来形成的，其中所述专用金属化层是使用专用于形成与所述MRAM模块相关联的一个或多个组件的金属化工艺来形成的。<br>《未公开》 | 无相关内容。 | 对比文件全文未提及“后端制程(BEOL)金属化工艺”这一概念，也未描述下布线层102是遵循何种特定标准工艺形成的。同时，虽然描述了形成缝隙过孔位线的具体工艺流程（如图3-8），但并未将其描述为一种“专用于”形成MRAM组件的、区别于标准逻辑布线工艺的定制化金属化工艺。目标专利中强调的“专用”工艺与标准BEOL工艺的区分，在对比文件中没有对应公开。 |
| **E**：其特征在于，所述BEOL金属化工艺指定正整数n个金属化层，并且其中所述器件包括至少n+1个金属化层。<br>《未公开》 | 无相关内容。 | 对比文件未涉及任何关于BEOL工艺指定金属化层数量（n）以及通过插入专用层实现n+1层的技术思想。 |
| **F**：其特征在于，形成所述专用金属化层包括执行镶嵌工艺以形成所述一个或多个组件，并且其中所述一个或多个组件包括以下一者或多者：所述MRAM模块的位线或所述MRAM模块的阵列触点。<br>《直接公开》 | “在硬质掩模上方图案化并蚀刻出缝隙过孔位线开口...用传导金属填充缝隙过孔位线、逻辑过孔和上层逻辑布线槽。” (说明书第[0021]段)<br>“图8示出了在类似镶嵌的工艺被用于同时填充和抛光逻辑过孔128、上层导体132和位线缝隙204之后的结构。” (说明书第[0056]段)<br>“缝隙过孔位线202...被用作阵列单元的各自行的位线导体” (说明书第[0059]段) | 对比文件明确公开了形成“缝隙过孔位线202”的工艺涉及图案化开口、填充金属等步骤，并明确指出这是“类似镶嵌的工艺”。同时，该“缝隙过孔位线”的功能明确是作为MRAM的“位线”。因此，对比文件直接公开了通过镶嵌工艺形成作为MRAM模块组件（位线）的技术特征。 |
| **G**：其特征在于，进一步包括在形成所述专用金属化层之后形成第三金属化层，其中所述第一金属化层与第一节距相关联，所述第一节距小于与所述第三金属化层相关联的第二节距，其中所述专用金属化层被配置成利用所述第一金属化层的所述第一节距来形成与所述MRAM模块相关联的一个或多个组件，并且其中所述一个或多个组件包括基于电阻的存储元件。<br>《未公开》 | 对比文件有“下布线层102”和“上布线层106”。 | 对比文件虽然公开了不同层级的金属化层（下布线层102和上布线层106），但完全没有涉及或比较这些金属化层之间的“节距(pitch)”关系，更没有公开“第一节距小于第二节距”以及“专用金属化层被配置成利用第一节距”等技术构思。目标专利中利用密集金属层节距来形成高密度MRAM组件的核心思想未被公开。此外，对比文件中的MTJ是基于磁阻效应，虽可广义理解为“基于电阻的存储元件”，但该特征在本条中是与特定的节距配置方案紧密结合的，由于节距关系未公开，该整体技术方案未被公开。 |
| **H**：其特征在于，所述第一节距是遵循所述器件的后端制程BEOL金属化工艺的特定节距。<br>《未公开》 | 无相关内容。 | 理由同D、E、G，对比文件未提及BEOL工艺及其指定的节距。 |
| **I**：其特征在于，所述第一金属化层具有第一密度，所述第一密度大于与所述第三金属化层相关联的第二密度。<br>《未公开》 | 无相关内容。 | 对比文件未对不同金属化层的“密度”进行比较或描述。 |
| **J**：其特征在于，形成所述第一金属化层和形成所述专用金属化层是通过处理器执行指令来发起的。<br>《未公开》 | 无相关内容。 | 对比文件描述的是具体的半导体制造工艺步骤，未涉及由处理器执行指令来发起制造过程这一控制层面的技术特征。 |
### 结论
根据上述比对分析：
- 技术特征 **A** 和 **F** 被对比文件 **直接公开**。
- 技术特征 **B** 和 **C** 被对比文件 **隐含公开**。
- 技术特征 **D、E、G、H、I、J** 既未被直接公开，也未被隐含公开。
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