**对比文件名称**：2012-04-18_发明公开_CN102422421A 磁性隧道结装置及制造
**目标专利名称**：用于存储器器件的金属化工艺CN107924994B
**本次调用的模型名称**：GPT-4
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **特征A**：所述方法包括：形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件<br>**《直接公开》** | 对比文件[0004]段：“可将含有MTJ元件的MRAM区域及含有逻辑及控制元件的逻辑区域制造于同一晶片上。” <br>对比文件[0010]段：“铜填充型底部沟槽202各自具有法向轴220。” <br>图2（对应段落[0022]）：展示了在逻辑区域110中形成的“铜填充型底部沟槽202”和“底部通孔204”。 | 对比文件公开了在同一个晶片上制造MRAM区域和逻辑区域（[0004]）。图2及对应描述[0022]明确示出和描述了在逻辑区域110中形成金属互连结构，即“铜填充型底部沟槽202”和“底部通孔204”。这些结构由铜（一种金属）填充，位于绝缘层104中，构成了为逻辑器件提供互连的金属化层。本领域技术人员能够毫无疑义地确定，在逻辑区域形成这样的金属沟槽和通孔，其目的和作用就是“耦合至器件的逻辑器件”，与目标专利中特征A的作用相同。因此，特征A被对比文件直接公开。 |
| **特征B**：以及形成专用金属化层，所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块，<br>**《隐含公开》** | 对比文件[0004]段：“可将含有MTJ元件的MRAM区域及含有逻辑及控制元件的逻辑区域制造于同一晶片上。” <br>对比文件[0026]段：“设备710还包括磁性隧道结(MTJ)装置714，所述MTJ装置714包括耦合到结构712的底部电极302，所述MTJ装置714包括位于磁性隧道结结构402中的磁性隧道结层、顶部电极502及逻辑罩盖层602...” <br>图7（对应段落[0032]）：展示了完整的MTJ装置714，其包含底部电极302、MTJ结构402、顶部电极502等。 | 对比文件明确公开了在同一晶片上集成MRAM区域（包含MTJ元件）和逻辑区域（[0004]）。图7及描述[0026]详细公开了MTJ装置714的结构，该结构包括底部电极302、MTJ结构402、顶部电极502等。这些结构（尤其是作为导电互连的底部电极和顶部电极）是为了实现MRAM（MTJ）模块的功能而专门形成的金属化结构。虽然对比文件没有明确使用“专用金属化层”这一术语，但其描述的整个MTJ装置714的制造工艺序列（如[0026]所述）独立于逻辑区域的铜互连工艺，其形成的金属结构专门用于耦合MTJ元件（即MRAM模块）。本领域技术人员根据对比文件公开的MRAM区域和逻辑区域分开制造并集成的教导，能够合理推断出需要形成专门用于MRAM模块的金属化结构。因此，特征B被对比文件隐含公开。 |
| **特征C**：其中所述专用金属化层不同于所述第一金属化层，并且其中所述专用金属化层不与所述逻辑器件共享。<br>**《直接公开》** | 对比文件图1-图7（贯穿全文）：始终将“MRAM区域108”和“逻辑区域110”作为两个不同的区域进行描述和图示。 <br>对比文件[0022]段：“展示了晶片的MRAM区域108且展示了晶片的逻辑区域110。” <br>图7：清晰展示了MRAM区域108中的MTJ装置714（包含其专用金属结构如底部电极302、顶部电极502）与逻辑区域110中的铜填充型底部沟槽202（第一金属化层结构）在物理位置和结构上是分离的。 | 对比文件自始至终明确区分了MRAM区域108和逻辑区域110（[0022]）。图7等附图直观显示，为MTJ装置714形成的金属结构（如底部电极302、顶部电极502）位于MRAM区域108，而为逻辑器件形成的金属结构（铜填充型底部沟槽202）位于逻辑区域110。这两个区域的结构在制造工艺和最终布局上是分开的、独立的。对比文件没有教导或显示MRAM区域的金属结构（如顶部电极502）会延伸到逻辑区域并与逻辑器件的互连（底部沟槽202）共享。因此，本领域技术人员能够毫无疑义地确定，对比文件中为MRAM模块形成的金属化层（专用金属化层）与为逻辑器件形成的金属化层（第一金属化层）是不同的，并且是独立形成、互不共享的。特征C被直接公开。 |
| **特征D**：其特征在于，所述第一金属化层是使用后端制程BEOL金属化工艺来形成的，其中所述专用金属化层是使用专用于形成与所述MRAM模块相关联的一个或多个组件的金属化工艺来形成的。<br>**《隐含公开》** | 对比文件[0003]段：“用以形成MTJ元件的结构及工艺序列一般不同于用以形成逻辑及控制元件的结构及工艺序列。” <br>对比文件[0022]段：“举例来说，逻辑工艺可界定铜在逻辑区域110中的底部沟槽202及底部通孔204中的放置。” <br>对比文件[0032]段：“可执行第二铜镶嵌工艺以在第三绝缘层604中打开顶部沟槽702及打开通往经图案化的顶部电极502的顶部通孔704及通往底部沟槽202中的铜的逻辑通孔706中的至少一者...” | 对比文件明确指出，形成MTJ（MRAM）的工艺序列与形成逻辑器件的工艺序列不同（[0003]）。对于逻辑区域，描述为“逻辑工艺”界定铜互连的放置（[0022]），这在本领域通常对应于标准的BEOL金属化工艺。对于MRAM区域，描述了一系列特定工艺，如在底部电极上沉积MTJ层、图案化MTJ结构、形成顶部电极等（参见图3-图6及对应描述），这些工艺是为了形成“与MRAM模块相关联的组件”（如MTJ结构本身及其电极）。虽然对比文件没有明确使用“BEOL”和“专用于”这两个限定词，但本领域技术人员能够根据其关于工艺序列不同的教导，以及描述的工艺内容，合理推断出：逻辑互连采用了常规（可理解为BEOL）金属化工艺，而MRAM相关的金属结构（电极等）采用了专为MTJ器件设计的特殊工艺序列来形成。因此，特征D被对比文件隐含公开。 |
| **特征E**：其特征在于，所述BEOL金属化工艺指定正整数n个金属化层，并且其中所述器件包括至少n+1个金属化层。<br>**《未公开》** | 对比文件全文未提及任何关于金属化工艺指定的金属化层数量（n），也未提及器件包含n+1个金属化层。 | 对比文件完全未涉及任何有关后端制程（BEOL）金属化工艺所指定的金属化层数量的信息，也没有描述在标准层数之外额外增加金属化层的概念。本领域技术人员无法从对比文件公开的内容中，直接或通过任何合理推理得出“BEOL工艺指定n层”以及“器件有至少n+1层”的技术特征。因此，特征E未被对比文件公开。 |
| **特征F**：其特征在于，形成所述专用金属化层包括执行镶嵌工艺以形成所述一个或多个组件，并且其中所述一个或多个组件包括以下一者或多者：所述MRAM模块的位线或所述MRAM模块的阵列触点。<br>**《隐含公开》** | 对比文件[0032]段：“可执行第二铜镶嵌工艺以在第三绝缘层604中打开顶部沟槽702及打开通往经图案化的顶部电极502的顶部通孔704...在顶部沟槽702中及在顶部通孔704...中镀铜...” <br>图7：展示了通过镶嵌工艺形成的顶部沟槽702（可视为位线或上层互连）和顶部通孔704（可视为连接MTJ顶部的触点）。 | 对比文件明确公开了在形成MTJ装置的过程中执行“第二铜镶嵌工艺”，以形成“顶部沟槽702”和“顶部通孔704”（[0032]）。顶部通孔704直接连接到MTJ装置的顶部电极502，其作用就是作为MRAM模块（MTJ单元）的电气连接点，可对应于“阵列触点”。顶部沟槽702与顶部通孔704相连，其作用可以是全局的位线或互连线。虽然对比文件没有明确将这些结构命名为“位线”或“阵列触点”，但本领域技术人员熟知，在MRAM阵列中，需要位线来读写MTJ单元，需要触点（如顶部电极接触）来连接MTJ单元。对比文件公开的镶嵌工艺形成的、连接至MTJ顶部电极的结构（704）和与之相连的沟槽（702），正是为了实现这一功能的常规设计。因此，可以合理推断出对比文件隐含公开了通过镶嵌工艺形成MRAM模块的位线或触点组件。特征F被隐含公开。 |
| **特征G**：其特征在于，进一步包括在形成所述专用金属化层之后形成第三金属化层，其中所述第一金属化层与第一节距相关联，所述第一节距小于与所述第三金属化层相关联的第二节距，其中所述专用金属化层被配置成利用所述第一金属化层的所述第一节距来形成与所述MRAM模块相关联的一个或多个组件，并且其中所述一个或多个组件包括基于电阻的存储元件。<br>**《未公开》** | 对比文件图7展示了在MTJ装置（专用金属化层/结构）之上形成了顶部铜沟槽702和通孔704/706，这些可视为另一层金属互连。但对比文件全文未讨论任何金属化层的“节距”（pitch），也未对不同金属化层（如底部沟槽202与顶部沟槽702）的节距进行比较，更没有提及专用金属化层“利用”第一金属化层的节距来形成组件。 | 对比文件虽然展示了多层金属结构（如底部的铜沟槽202和顶部的铜沟槽702），但完全没有涉及这些金属层的“节距”特性及其比较关系。目标专利中关于利用密集层（第一金属化层）节距来形成MRAM存储元件（如MTJ）的核心思想，在对比文件中没有任何体现。对比文件关注的是工艺集成和避免相互影响（如表面粗糙度），而非利用不同金属层的节距特性来优化MRAM密度和集成。本领域技术人员无法从对比文件中得出有关金属化层节距关系以及利用该关系配置MRAM组件的技术启示。因此，特征G未被对比文件公开。 |
| **特征H**：其特征在于，所述第一节距是遵循所述器件的后端制程BEOL金属化工艺的特定节距。<br>**《未公开》** | 对比文件全文未提及“节距”，更未提及该节距是遵循BEOL金属化工艺的“特定节距”。 | 如特征G所述，对比文件未公开任何关于金属化层“节距”的信息。因此，关于该节距是“遵循BEOL工艺的特定节距”这一进一步限定，自然也无法在对比文件中找到依据或进行合理推理。特征H未被公开。 |
| **特征I**：其特征在于，所述第一金属化层具有第一密度，所述第一密度大于与所述第三金属化层相关联的第二密度。<br>**《未公开》** | 对比文件全文未对不同金属化层的“密度”进行比较或描述。 | 对比文件未提及金属化层的“密度”概念，也未对底部金属化层（第一金属化层）和顶部金属化层（第三金属化层）的布线密度进行任何比较或暗示。本领域技术人员无法从对比文件中获得有关金属化层密度差异的技术信息。特征I未被公开。 |
| **特征J**：其特征在于，形成所述第一金属化层和形成所述专用金属化层是通过处理器执行指令来发起的。<br>**《直接公开》** | 对比文件[0053]段：“制造过程1328可包括并入有处理器的至少一个计算机，所述处理器执行存储于计算机可读...媒体处的指令以执行图9的方法或图10到图11的方法。” <br>对比文件[0053]段：“所述计算机可经配置以执行指令以起始在结构上形成磁性隧道结(MTJ)装置...（即形成专用金属化层）”以及“所述计算机还可经配置以执行存储于计算机可读媒体处的指令以起始铜镶嵌工艺...（包括形成逻辑区域的互连，即第一金属化层）”。 | 对比文件在描述制造过程时，明确公开了可以使用处理器执行指令来控制或发起整个制造流程，这包括了形成MTJ装置（即专用金属化层相关结构）的工艺（如图9-11方法），以及执行铜镶嵌工艺（其中包含为逻辑区域形成底部沟槽和通孔，即第一金属化层）。本领域技术人员能够毫无疑义地理解，在现代半导体制造中，这种由处理器执行指令（例如，来自GDSII文件）来发起具体制造步骤是标准做法。因此，特征J被对比文件直接公开。 |
<<<A>>><<<C>>><<<J>>><<<b>>><<<d>>><<<f>>>