**对比文件名称：** US20100074388A1 SYSTEMS AND METHODS FOR A PLL-ADJUSTED REFERENCE CLOCK
**目标专利名称：** CN106796563B 用于芯片到芯片通信的系统和方法
**本次调用的模型名称：** 深度分析模型
**特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| A：包括：总线接口，所述总线接口被配置成耦合至芯片间总线《直接公开》 | 说明书[0021]段：“...the communication link A 110 and the communication link B 120 are mounted to a PCB 202.”， 以及[0012]-[0015]段描述了通信链路A 110和B 120通过CLKPLL信号和数据信号进行通信。 | 对比文件明确公开了通信链路A和B安装在PCB上并通过PCB上的走线（即芯片间总线）进行互连以传输数据和时钟信号（CLKPLL）。本领域技术人员能够毫无疑义地理解，要实现这种互连，通信链路A和B必然包含被配置为耦合至该互连总线（即芯片间总线）的接口电路。因此，该技术特征被对比文件直接公开。 |
| B：发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输《隐含公开》 | 说明书[0012]段：“CLKcomm_A is then forwarded to transmit/receive (TX/RX) logic 114, which enables the communication link A 110 to transmit data to and receive data from a communication link B 120...” | 对比文件公开了通信链路A包含TX/RX逻辑114，用于向通信链路B传输数据。本领域技术人员公知，在高速串行通信中，TX/RX逻辑中的发射机（TX）部分必然包含驱动电路（驱动器），用于将数据信号驱动到与总线接口相连的传输通道（即芯片间总线）上。因此，尽管未明确描述“驱动器”这一组件，但为实现数据传输功能，发射机必然包含驱动器，该特征被对比文件隐含公开。 |
| C：接收机，所述接收机耦合至所述总线接口《隐含公开》 | 说明书[0012]段：“...transmit/receive (TX/RX) logic 114, which enables the communication link A 110 to transmit data to and receive data from a communication link B 120...” | 对比文件公开了通信链路A包含TX/RX逻辑114，用于从通信链路B接收数据。本领域技术人员公知，在高速串行通信中，TX/RX逻辑中的接收机（RX）部分必然耦合到用于接收信号的接口（即总线接口）。因此，为实现数据接收功能，接收机的存在及其与总线接口的耦合关系是必然的，该特征被对比文件隐含公开。 |
| D：时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机《隐含公开》 | 说明书[0012]段：“CLKcomm_A is then forwarded to transmit/receive (TX/RX) logic 114...” 以及 [0015]段：“...the TX/RX logic 114 of the communication link A 110 and the TX/RX logic 124 of the communication link B 120 should be compatible and synchronized at least to a minimum synchronization level.” | 对比文件公开了通信链路之间需要同步。在高速串行通信（如PCIe）中，接收机通常需要时钟数据恢复（CDR）电路从接收到的串行数据流中恢复出时钟信号，以实现发送与接收端的同步。本领域技术人员根据对比文件公开的接收数据功能及同步要求，能够合理推断出接收机必然操作地耦合有CDR电路。因此，该特征被对比文件隐含公开。 |
| E：锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路，《隐含公开》 | 说明书[0012]段：“At the communication link A 110, CLKref is input to a PLL 112, which multiplies CLKref to generate a communication link clock signal (CLKcomm_A). CLKcomm_A is then forwarded to transmit/receive (TX/RX) logic 114...” | 对比文件明确公开了通信链路A包含PLL 112，其接收参考时钟CLKref并生成通信链路时钟信号CLKcomm_A，该时钟信号被提供给TX/RX逻辑114。TX/RX逻辑114包含发射机和接收机功能。发射机中的驱动器需要此时钟信号来驱动数据输出，接收机中的CDR电路（如上所述隐含存在）也需要此时钟信号或以其为基础进行工作。因此，PLL将时钟信号输出到发射机的驱动器和CDR电路这一连接关系，是本领域技术人员能够从对比文件公开的内容中合理推断出的必然技术手段，该特征被对比文件隐含公开。 |
| F：其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上《直接公开》 | 说明书[0013]段：“...the communication link A 110 may output the signal CLKcomm_A, the signal CLKPLL, or both. Further, the communication link A 110 incorporates at least one additional output pin for each of CLKcomm_A and/or CLKPLL.” 以及 [0021]段附图2显示了CLKPLL信号从通信链路A传递到通信链路B。 | 对比文件明确公开了通信链路A可以输出其PLL生成的时钟信号（CLKcomm_A或由其分频得到的CLKPLL），并通过额外的输出引脚将该时钟信号提供给通信链路B。将时钟信号从通信链路A输出到连接通信链路B的总线（PCB走线）上，即相当于“发射机通过总线接口将主时钟信号输出到芯片间总线上”。其中，通信链路A对应于目标专利的“主IC”，其输出的时钟信号对应于“主时钟信号”。因此，该特征被对比文件直接公开。 |
| G：控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率，《未公开》 | 未发现相关内容。 | 对比文件公开的PLL 112用于生成固定频率的通信时钟（如2.5GHz或5GHz的PCIe时钟），其作用是提供同步时钟。说明书通篇未提及存在一个能够主动控制PLL以改变其输出时钟频率的控制系统。目标专利中控制系统改变PLL频率是为了动态调整工作频率以缓解EMI，这是其发明点之一。对比文件没有公开或暗示这一功能。 |
| H：其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续《未公开》 | 未发现相关内容。 | 该特征以特征G所述的控制系统能够改变PLL频率为前提。由于对比文件未公开主动改变PLL频率的控制系统（特征G），因此也就不可能存在“在频率改变期间继续数据传输”这一操作模式或效果。目标专利此特征旨在强调从设备无独立PLL，故主设备频率改变时数据传输可连续。对比文件未涉及此场景。 |
| I：以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路，《未公开》 | 未发现相关内容。 | 对比文件全文未提及任何温度控制电路，也未涉及基于温度对CDR电路进行控制。 |
| J：其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。《未公开》 | 未发现相关内容。 | 该特征依赖于特征I的温度控制电路。由于对比文件未公开温度控制电路，因此也就不存在基于温度改变来唤醒CDR电路的控制逻辑。 |
| K：其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。《未公开》 | 未发现相关内容。 | 对比文件全文未提及任何定时器控制电路，也未涉及周期性地唤醒CDR电路以纠正时钟漂移的技术手段。 |
| L：其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。《未公开》 | 未发现相关内容。 | 该特征为特征I的进一步限定。对比文件未公开温度控制电路，自然也未公开其从温度传感器接收信号。 |
| M：其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。《未公开》 | 未发现相关内容。 | 对比文件未提及接收机具有可编程端阻抗，更未提及基于通信链路间距离来配置该阻抗。目标专利此特征用于优化功耗和信号完整性，是对接收机结构的特定改进，对比文件未公开。 |
| N：其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。《未公开》 | 未发现相关内容。 | 该特征涉及温度控制电路与定时器控制电路的结合。对比文件既未公开温度控制电路，也未公开定时器控制电路，因此该组合特征未被公开。 |
| O：其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。《隐含公开》 | 说明书[0012]段：“CLKcomm_A is then forwarded to transmit/receive (TX/RX) logic 114, which enables the communication link A 110 to transmit data...” | 对比文件公开了TX/RX逻辑114包含发射机功能，用于传输数据。在高速串行通信中，发射机通常包含串行化器，用于将并行数据转换为串行数据流进行传输。串行化器需要时钟信号来控制串行化时序。由于PLL 112生成的CLKcomm_A被提供给TX/RX逻辑114（见特征E论述），本领域技术人员能够合理推断出发射机中的串行化器必然配置为从PLL接收此时钟信号。因此，该特征被对比文件隐含公开。 |
| P：其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。《未公开》 | 未发现相关内容。 | 对比文件中的PLL 112输出时钟信号至TX/RX逻辑，未提及存在一个复用器来接收低速时钟信号并在高速/低速时钟之间进行选择。目标专利中复用器用于在PLL生成的高速时钟和低速时钟间切换以实现不同功耗模式，是对时钟路径的特定设计，对比文件未公开。 |
<<<A>>><<<F>>><<<b>>><<<c>>><<<d>>><<<e>>><<<o>>>