对比文件名称：2011-07-07_US2011164693A_发明申请_US20110164693A1 INTERFACE CIRCUIT
目标专利名称：用于芯片到芯片通信的系统和方法CN106796563B
模型名称：DeepSeek-R1
根据目标专利说明书和权利要求，结合对比文件US20110164693A1的内容，现对技术特征的公开性评估如下：
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：总线接口，所述总线接口被配置成耦合至芯片间总线<br>**《直接公开》** | [0020] “The host device 1 and the sub device 2 are electrically connected through channels 31, 32, and 33 for transmitting a differential signal.”<br>[0027] “The differential serial signals ... are outputted to the channels ... through input/output terminal pairs 7A and 7B, respectively.”<br>[0028] “...input/output terminal pairs 7A and 7B as first input/output terminal pairs...” | 对比文件明确公开了主机设备1和子设备2通过通道31、32、33电连接以传输差分信号（[0020]）。这些通道对应于目标专利中的“芯片间总线”。此外，对比文件详细描述了第一LSI 10具有连接到通道的输入/输出终端对（如7A，7B）（[0027], [0028]），这些终端对构成了耦合至芯片间总线的总线接口。因此，该技术特征被对比文件直接公开。 |
| **技术特征B**：发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输<br>**《直接公开》** | [0026] “The first transmitting circuit blocks 14A and 14B include ... differential drivers 142 and 144, respectively.”<br>[0026] “The differential drivers 142 and 144 convert the serial data ... into differential serial signals for output, respectively.”<br>[0026] “The differential serial signals ... are outputted to the channels ... through input/output terminal pairs 7A and 7B...” | 对比文件公开了第一LSI 10中的第一发射电路块14A、14B，其包含差分驱动器142、144（[0026]）。这些差分驱动器将串行数据转换为差分串行信号，并通过输入/输出终端对（7A，7B）输出到通道32、33（即芯片间总线）进行传输（[0026]）。该驱动器的作用与目标专利中发射机的驱动器相同，均为将数据信号输出到总线接口以进行跨总线传输。因此，该技术特征被对比文件直接公开。 |
| **技术特征C**：接收机，所述接收机耦合至所述总线接口<br>**《直接公开》** | [0027] “The first receiving circuit blocks 15A and 15B include differential receivers 151 and 154...”<br>[0027] “The differential receivers 151 and 154 convert the differential serial signals inputted from the channels 32 and 33 through the input/output terminal pairs 7A and 7B, respectively, into serial data...” | 对比文件公开了第一LSI 10中的第一接收电路块15A、15B，其包含差分接收机151、154（[0027]）。这些差分接收机通过输入/输出终端对（7A，7B）从通道32、33（即芯片间总线）接收差分串行信号（[0027]）。该接收机耦合至总线接口（终端对）的作用与目标专利相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征D**：时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机<br>**《直接公开》** | [0027] “The first receiving circuit blocks 15A and 15B include ... clock data recovery (CDR) circuits 152 and 155...”<br>[0027] “CDR circuits 152 and 155 determine edge selection so that a clock signal is provided at a proper position in the data window of input data.” | 对比文件明确公开了第一接收电路块中包含时钟数据恢复(CDR)电路152、155（[0027]）。这些CDR电路用于确定边沿选择，以便在输入数据的数据窗口中的适当位置提供时钟信号，其操作地耦合至差分接收机（151，154）以对接收到的信号进行时序调整（[0027]）。这与目标专利中CDR电路操作地耦合至接收机以恢复时钟的作用相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征E**：锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路，<br>**《直接公开》** | [0021] “The reference clock signal generator 11 generates a first reference clock signal RFC1. In accordance with the first reference clock signal RFC1, a first clock generating circuit 12 generates a first transmission clock signal TC1 and a first reception clock signal RC1 separately.”<br>[0024] “the first clock generating circuit 12, which is a multiphase PLL circuit...”<br>[0026] “The serializers 141 and 143 convert parallel data into a differential serial signal using a first transmission clock signal TC1.”<br>[0027] “The CDR circuits 152 and 155 each operate in accordance with a first reception clock signal RC1.” | 对比文件公开了第一时钟生成电路12是一个多相PLL电路（[0024]），其接收第一参考时钟信号RFC1（[0021]）。该PLL电路生成第一传输时钟信号TC1和第一接收时钟信号RC1（[0021]）。第一传输时钟信号TC1被提供给发射机中的串行器（141，143）用于数据转换（[0026]），而第一接收时钟信号RC1被提供给CDR电路（152，155）用于其操作（[0027]）。虽然对比文件未明确说明时钟信号直接输出到“驱动器”，但串行器是发射机的一部分，且驱动器（142，144）驱动的是串行器输出的数据，因此整个发射机（包含串行器和驱动器）是基于PLL提供的TC1时钟信号工作的。本领域技术人员可以毫无疑义地得出PLL将时钟信号输出到发射机（包含其驱动器）和CDR电路的技术方案。因此，该技术特征被对比文件直接公开。 |
| **技术特征F**：其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上<br>**《直接公开》** | [0021] “The differential driver 13 converts the second reference clock signal RFC2 into a differential clock, and then outputs the differential clock to the sub device 2. The outputted differential clock is transmitted to the channel 31 through the output terminal pair 6.” | 对比文件明确公开了主机设备1中的差分驱动器13将第二参考时钟信号RFC2转换为差分时钟信号，并通过输出终端对6输出到通道31（即芯片间总线）上，传输给子设备2（[0021]）。该差分时钟信号即为主设备提供给从设备的主时钟信号。这与目标专利中发射机通过总线接口将主时钟信号输出到芯片间总线上的作用完全相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征G**：控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率，<br>**《直接公开》** | [0036] “The first and second clock generating circuits 12 and 22 are preferably configured to change the band widths thereof dynamically.”<br>[0040] “The host device 1 reads the detailed information of the second clock generating circuit 22 stored in the ROM 51 of the sub device 2, and makes settings for the first clock generating circuit 12 in accordance with the detailed information.”<br>[0040] “For example, the host device 1 makes settings for the frequency range of the voltage-controlled oscillator of the first clock generating circuit 12 ... to an optimal value...” | 对比文件公开了主机设备1包含逻辑电路块42（物理层、链路层、协议层）用于控制传输（见图2及对应描述），其作为控制系统。该控制系统可以读取子设备2的信息，并据此对第一时钟生成电路12（包含PLL）进行设置，包括设置其频率范围到最优值（[0040]）。同时，对比文件指出第一时钟生成电路12的带宽（其与频率特性相关）可以被动态改变（[0036]）。这意味着控制系统操作地耦合至PLL（第一时钟生成电路12），并能够通过控制PLL来改变生成的时钟信号（包括作为主时钟信号输出的第二参考时钟信号RFC2）的频率特性/范围。因此，该技术特征被对比文件直接公开。 |
| **技术特征H**：其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续<br>**《未公开》** | 无对应内容。 | 目标专利该特征强调在主IC改变时钟频率期间，数据传输可以继续，且此过程独立于远程从IC处的时钟活动（因为从IC无内部PLL，无需重新锁定）。对比文件未提及在改变PLL频率或带宽时数据传输是否继续进行，也未提及此过程是否独立于子设备（从IC）的时钟活动。相反，对比文件中的子设备具有自己的时钟生成电路（22），其基于接收自主机的时钟进行工作。若主机改变时钟频率，子设备的时钟生成电路可能需要重新锁定，这可能会影响数据传输的连续性。因此，对比文件未公开该技术特征。 |
| **技术特征I**：以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路，<br>**《未公开》** | 无对应内容。 | 对比文件全文未提及任何与温度控制相关的电路。目标专利中用于基于温度唤醒CDR电路的温度控制电路是对比文件中完全没有记载的技术特征。因此，对比文件未公开该技术特征。 |
| **技术特征J**：其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。<br>**《未公开》** | 无对应内容。 | 该特征涉及基于温度变化通过温度控制电路唤醒CDR电路的具体控制逻辑。如特征I所述，对比文件未公开温度控制电路，自然也未公开基于温度改变来唤醒CDR电路的控制方法。因此，对比文件未公开该技术特征。 |
| **技术特征K**：其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。<br>**《未公开》** | 无对应内容。 | 对比文件全文未提及任何定时器控制电路，也未提及周期性地唤醒CDR电路以纠正时钟漂移的技术方案。CDR电路在对比文件中持续工作以调整时序（[0027]），未被描述为可被唤醒或休眠。因此，对比文件未公开该技术特征。 |
| **技术特征L**：其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。<br>**《未公开》** | 无对应内容。 | 该特征限定了温度控制电路的具体配置，即从温度传感器接收信号。对比文件未公开温度控制电路，也未提及温度传感器。因此，对比文件未公开该技术特征。 |
| **技术特征M**：其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。<br>**《未公开》** | [0042]-[0045] 提到了偏置电路（bias circuits）18A, 18B用于稳定通道的共模电位，特别是在无数据传输的高阻态期间。但未提及可编程端阻抗或基于距离配置阻抗。 | 对比文件公开了偏置电路用于在通道无数据传输时提供并稳定共模电位，以防止信号不稳定（[0042]-[0045]，图3，图4）。然而，这不同于目标专利中“可编程端电路”用于变动接收机的端阻抗以匹配不同频率或基于距离优化功耗的技术特征。对比文件的偏置电路是用于提供共模电压，而非编程改变端阻抗。此外，对比文件未提及基于到从设备距离来配置阻抗。因此，对比文件未公开该技术特征。 |
| **技术特征N**：其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。<br>**《未公开》** | 无对应内容。 | 该特征涉及温度控制电路与定时器控制电路协同工作以控制CDR电路唤醒的复杂逻辑。如前述，对比文件未公开温度控制电路和定时器控制电路，更未公开两者结合控制CDR电路的技术方案。因此，对比文件未公开该技术特征。 |
| **技术特征O**：其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。<br>**《直接公开》** | [0026] “The serializers 141 and 143 convert parallel data into a differential serial signal using a first transmission clock signal TC1.”<br>[0021] “... a first clock generating circuit 12 generates a first transmission clock signal TC1...”<br>[0024] “the first clock generating circuit 12, which is a multiphase PLL circuit...” | 对比文件明确公开了发射机（第一发射电路块14A，14B）包括串行器141，143（[0026]）。这些串行器使用第一传输时钟信号TC1进行并串转换（[0026]）。而第一传输时钟信号TC1是由第一时钟生成电路12生成的（[0021]），该电路是一个多相PLL电路（[0024]）。因此，串行器被配置成从PLL接收时钟信号（TC1）。这与目标专利的技术特征相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征P**：其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。<br>**《未公开》** | 无对应内容。 | 对比文件未提及任何复用器（MUX），也未提及在高速时钟信号和低速时钟信号之间进行选择以传递给发射机和CDR电路的技术方案。第一时钟生成电路12生成TC1和RC1，但未描述通过复用器引入另一低速时钟源并进行选择。因此，对比文件未公开该技术特征。 |
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