对比文件名称：2012-04-18_EP2056459B_发明授权_EP2056459B1 Frequency divider and method for frequency division
目标专利名称：在反馈回路中具有占空比调整的分频器CN105324938B
模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：多个除法器电路(610a，610k)，耦合在反馈回路中，并且每个除法器电路被配置为接收在第一频率的时钟信号并且提供在第二频率的至少一个分割的信号，所述第二频率是所述第一频率的分数 | [0025]段：“FIG. 1 shows an exemplary embodiment of a frequency divider which comprises a first and a second triggered delay element FF1, FF2... A reference frequency input FIN which is coupled to the clock inputs C1, C2... The data output Q2 of the second delay element FF2 is coupled to the clock output FOUT.” 以及 [0032]段：“With the frequency divider comprising N triggered delay elements, an odd division ratio of 2N-1 can be achieved...” | **《直接公开》**。对比文件公开了由多个（第一、第二，甚至更多）触发延迟元件（FF1, FF2...FFN）构成的分频器，它们通过数据输入输出相互连接（如D1接INV1/FOUT，Q1接D2等，QN接FOUT），形成了一个闭合的反馈回路（参见图1、2）。每个延迟元件的时钟输入（C1, C2...）都耦合到参考频率输入FIN以接收输入时钟信号（第一频率），并在其数据输出（Q1, Q2...QN）提供分频后的数据信号（如q1, q2, fout），该分频信号的频率是输入频率的分数（奇数分频，如1/3, 1/(2N-1)）。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：以及多个占空比调整电路(620a，620k)，每个占空比调整电路在所述反馈回路内耦合到相应的除法器电路， | 对比文件说明书未记载任何用于调整信号占空比的“占空比调整电路”。其中提到的“inverting means”（INV1, INV2等）是用于逻辑取反以实现奇数分频的逻辑部件。 | **未被公开**。对比文件中在反馈回路内耦合的是“反相装置（inverting means）”（如INV1, INV2）。这些反相装置的作用是实现逻辑状态的反转，以确保分频器以奇数分频比工作（如[0027]段所述），其功能是逻辑取反，而非调整信号的占空比（即高电平时间与周期的比例）。目标专利中的“占空比调整电路”是专门为了改变输出波形的占空比而设计的，其作用与对比文件中的“反相装置”有本质区别。因此，技术特征B未被对比文件公开。 |
| **技术特征C**：并且被配置为调整由所述多个除法器电路中的一个除法器电路提供的所述至少一个分割的信号的占空比并且向所述多个除法器电路中的另一个除法器电路提供至少一个占空比调整的信号， | 对比文件说明书未记载任何调整信号占空比的配置或操作。其信号处理围绕逻辑状态的传递与反展开。 | **未被公开**。如对特征B的论述，对比文件未公开“占空比调整”的功能。其中的反相装置（INV1等）只是将前级延迟元件输出的数据信号进行逻辑取反后，作为逻辑输入信号或选择信号提供给后级延迟元件（如[0025]段：D1通过INV1接收FOUT的反相信号），其输出信号并非“占空比调整的信号”。因此，技术特征C未被对比文件公开。 |
| **技术特征D**：其中所述反馈回路被配置为使所述多个占空比调整电路中的最后一个占空比调整电路将其占空比调整的信号提供给所述多个除法器电路中的第一个除法器电路， | 对比文件说明书未记载“占空比调整电路”，因此也不存在最后一个占空比调整电路向第一个除法器电路提供信号的特征。图1中，是最后一个延迟元件FF2的输出Q2通过时钟输出FOUT，再经过第一反相装置INV1反馈到第一个延迟元件FF1的数据输入D1。 | **未被公开**。对比文件的反馈回路配置是：最后一个延迟元件（FF2或FFN）的输出通过时钟输出（FOUT）节点，并可能经过反相装置（INV1），反馈到第一个延迟元件（FF1）的输入（参见图1、2及[0025], [0029]段）。然而，反馈路径中的是“反相装置（INV1）”，而非“占空比调整电路”。由于技术特征D限定了反馈提供的是“占空比调整的信号”，而该限定未被对比文件公开，因此技术特征D未被公开。 |
| **技术特征E**：其中所述多个除法器电路中的至少一个除法器电路的元件在非反相输入和反相输入处接收所述时钟信号，以在耦合节点处提供输出。 | 对比文件说明书未记载具有“非反相输入和反相输入处接收时钟信号”的元件。延迟元件（FF1等）的时钟输入是单端的或差分对的，并非如目标专利图4中gm单元410那样具有明确区分+/-的输入端。 | **未被公开**。该技术特征应结合目标专利说明书[0038]段及图4进行解释，特指锁存器310x中的gm单元410，其具有明确区分的非反相（+）和反相（-）输入，用于接收差分时钟信号。对比文件中的延迟元件（如图4的AF1、AF2）虽然可能接收差分时钟信号，但说明书中并未描述其具有“非反相输入和反相输入”这样特定结构的元件来接收时钟并在耦合节点（如图4节点X）提供输出。因此，技术特征E未被对比文件直接或隐含公开。 |
| **技术特征F**：所述多个除法器电路包括：第一锁存器(310a)，被配置为接收所述时钟信号并且提供第一分割的信号 | [0025]段：“...a first and a second triggered delay element FF1, FF2... The delay elements FF1, FF2 are configured to forward an input state of a signal at the respective data input D1, D2 depending on a clock edge of an input clock signal provided at the reference frequency input FIN.” | **《直接公开》**。对比文件中的“触发延迟元件（triggered delay element）”FF1、FF2，根据其功能描述（在时钟边沿触发下转发输入状态）和电路示例（图4中包含类似D触发器的辅助延迟元件AF1、AF2），本领域技术人员可以毫无疑义地确定其是锁存器或触发器的一种实现。第一延迟元件FF1接收来自FIN的时钟信号，并在其数据输出Q1提供第一数据信号q1（参见图3），该信号q1即为分频后的第一分割信号。因此，技术特征F被对比文件直接公开。 |
| **技术特征G**：以及第二锁存器(310b)，被配置为接收所述时钟信号并且提供第二分割的信号。 | [0025]段（同上）及图3，第二延迟元件FF2接收来自FIN的时钟信号，并在其数据输出Q2提供第二数据信号q2（即输出时钟信号fout）。 | **《直接公开》**。同理，第二延迟元件FF2对应于第二锁存器。它接收相同的输入时钟信号，并在其数据输出Q2提供第二数据信号q2（即fout），该信号即为分频后的第二分割信号。因此，技术特征G被对比文件直接公开。 |
| **技术特征H**：所述多个占空比调整电路包括：第一占空比调整电路(320a)，被配置为从所述第一锁存器接收所述第一分割的信号并且向所述第二锁存器提供第一占空比调整的信号 | 对比文件说明书未记载“占空比调整电路”。图1中，第一延迟元件FF1的输出Q1直接（directly）连接到第二延迟元件FF2的数据输入D2，并通过第二反相装置INV2连接到其触发控制输入PH2。 | **未被公开**。对比文件中，从第一延迟元件（FF1）到第二延迟元件（FF2）的路径是直接连接（Q1到D2）和通过反相装置INV2连接（Q1到PH2）。这些连接传递的是未经占空比调整的逻辑信号。由于对比文件未公开任何“占空比调整电路”，因此不存在从第一锁存器接收信号并进行占空比调整后提供给第二锁存器的电路。技术特征H未被公开。 |
| **技术特征I**：以及第二占空比调整电路(320b)，被配置为从所述第二锁存器接收所述第二分割的信号并且向所述第一锁存器提供第二占空比调整的信号。 | 对比文件说明书未记载“占空比调整电路”。图1中，第二延迟元件FF2的输出Q2通过时钟输出FOUT，并经由第一反相装置INV1连接到第一延迟元件FF1的数据输入D1，同时FOUT直接连接到FF1的触发控制输入PH1。 | **未被公开**。同理，对比文件中从第二延迟元件（FF2）到第一延迟元件（FF1）的反馈路径，涉及的是反相装置INV1和直接连接，传递的是逻辑信号，而非经过占空比调整的信号。因此，技术特征I未被公开。 |
| **技术特征J**：所述第一占空比调整电路包括：反相器(434)，被配置为接收可调整偏置电流并且提供具有基于所述可调整偏置电流确定的可调整占空比的所述第一占空比调整的信号。 | 对比文件说明书全文未提及通过“可调整偏置电流”来控制信号“占空比”的技术内容。其“inverting means”可以是固定功能的逻辑反相器或导线交叉。 | **未被公开**。该技术特征涉及占空比调整电路的具体实现，即使用接收可调偏置电流的反相器来主动、连续地调整输出信号的占空比。对比文件中的“反相装置（inverting means）”仅用于逻辑取反，没有描述其偏置电流可调，更未将其与占空比调整的功能相关联。因此，技术特征J未被对比文件公开。 |
| **技术特征K**：所述第一占空比调整电路还包括：占空比控制器(436)，被配置为接收占空比控制信号并且提供用于所述反相器的所述可调整偏置电流。 | 对比文件说明书未提及“占空比控制器”或“占空比控制信号”。 | **未被公开**。占空比控制器是用于生成可调偏置电流以控制占空比的核心部件。对比文件完全没有涉及这一概念或结构。因此，技术特征K未被公开。 |
| **技术特征L**：所述占空比控制器包括：查找表(532)，被配置为接收所述占空比控制信号并且提供至少一个控制信号 | 对比文件说明书未提及“查找表”用于占空比控制。 | **未被公开**。查找表是实现占空比控制的一种具体数字方式。对比文件中不存在任何与占空比调整相关的控制电路，更不用说查找表了。因此，技术特征L未被公开。 |
| **技术特征M**：以及偏置电流生成器(534)，被配置为接收所述至少一个控制信号并且提供用于所述反相器的所述可调整偏置电流。 | 对比文件说明书未提及“偏置电流生成器”用于为反相器提供可调偏置电流。 | **未被公开**。偏置电流生成器是模拟实现占空比调整的关键部件。对比文件未公开任何类似结构。因此，技术特征M未被公开。 |
| **技术特征N**：所述第一锁存器被配置为进一步接收所述第二占空比调整的信号并且提供所述第一分割的信号。 | 对比文件图1中，第一延迟元件FF1的数据输入D1接收来自FOUT并经过INV1反相的信号，其触发控制输入PH1直接接收FOUT的信号。这些都不是“占空比调整的信号”。 | **未被公开**。根据目标专利，第一锁存器（310a）接收的是来自第二占空比调整电路（320b）的“第二占空比调整的信号”（如Qadjp/Qadjn）。对比文件中，第一延迟元件FF1接收的是来自第二延迟元件FF2输出并经反相或直接传递的逻辑信号，并非经过占空比调整的信号。因此，技术特征N未被公开。 |
| **技术特征O**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。 | 对比文件图1及[0025]段未明确描述第一延迟元件FF1直接从第二延迟元件FF2接收其输出的第二分割信号（q2/fout）。FF1的输入D1和PH1均来自FOUT节点，而FOUT即Q2的输出。从信号来源看，FF1接收的信号源自FF2的输出。 | **《隐含公开》**。虽然对比文件文字未明确写出“第一锁存器从第二锁存器接收第二分割的信号”，但根据图1和[0025]段的描述，第二延迟元件FF2的输出Q2连接到时钟输出FOUT，而FOUT又连接到第一反相装置INV1的输入和第一延迟元件FF1的触发控制输入PH1。因此，第一延迟元件FF1的触发控制输入PH1所接收的信号，实质上就是第二延迟元件FF2输出的第二分割信号（fout）。本领域技术人员通过阅读对比文件图1的电路连接关系，可以毫无疑义地推导出第一锁存器（FF1）从第二锁存器（FF2）接收了第二分割信号（fout）这一技术事实。虽然接收的端口（PH1）是触发控制端而非数据端，但“接收信号”这一动作本身已被公开。因此，技术特征O被对比文件隐含公开。 |
| **技术特征P**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。 | 此特征与技术特征O的描述完全相同。分析同技术特征O。 | **《隐含公开》**。分析及结论同技术特征O。 |
| **技术特征Q**：所述第一锁存器和所述第二锁存器以及所述第一占空比调整电路和所述第二占空比调整电路被配置为执行除以2，并且所述第二频率是所述第一频率的一半。 | 对比文件[0037]段明确其分频器实现的是奇数分频，例如分频比3（除以3）。“FIG. 3... This results in a frequency division by a division ratio of three.” | **未被公开**。目标专利此特征明确限定了分频器执行“除以2”，输出频率是输入频率的一半。而对比文件的分频器核心目的是实现“奇数分频比”（如3、5等，见[0005], [0032], [0037]段），其输出频率是输入频率的1/3、1/5等，与“除以2”完全不同。因此，技术特征Q未被对比文件公开。 |
| **技术特征R**：所述第一分割的信号包括同相分割的信号，并且所述第二分割的信号包括正交分割的信号。 | 对比文件说明书未提及生成同相（I）和正交（Q）信号。其输出信号fout是单路分频时钟信号。 | **未被公开**。目标专利此特征涉及生成用于无线通信下变频/上变频的同相和正交LO信号。对比文件的分频器仅产生一路分频输出时钟信号（fout），并未公开任何生成两路相位相差90度的正交信号的内容。因此，技术特征R未被对比文件公开。 |
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