返回项目页面
对比文件列表
1996-11-27_EP0744686A_发明公开_EP0744686A1 Manipulation of data_+++A_B_C_K_L_M_N_O_P_Q_T_U_V_W_i_j_r_s+++.docx
2026-03-24 23:26
2002-01-30_EP0744686B_发明授权_EP0744686B1 Manipulation of data_+++A_C_L_N_P_Q_V_b_i_k_m_o_r_s_t_u_w+++.docx
2026-03-24 23:26
2003-07-24_US2003138098A_发明申请_US20030138098A1 Executing permutations_+++a_b_c_h_i_j_k_l_m_t_u+++.docx
2026-03-24 23:26
2005-06-15_GB2409063A_发明专利_GB2409063A Vector by scalar operations_+++A_C_T_V_b_l_m_u+++.docx
2026-03-24 23:26
2008-05-08_JP2008108220A_发明专利_JP2008108220A Arithmetic unit_+++A_B_C_I_J_K_N_O_P_Q_R_S_V_l_m_t_u_w+++.docx
2026-03-24 23:26
2008-06-25_CN101208658A_发明公开_CN101208658A 数据访问和置换单元_+++A_B_C_E_H_L_M_d_f_g_t_u_v_w+++.docx
2026-03-24 23:26
2008-11-13_US2008282070A_发明申请_US20080282070A1 SIMD ARITHMETIC DEVICE CAPABLE OF HIGH-SPEED COMPUTING_+++A_B_C_I_J_K_V_W_l_m_n_o_p_q_r_s_t_u+++.docx
2026-03-24 23:26
2009-07-09_US2009177867A_发明申请_US20090177867A1 Processor architectures for enhanced computational capability_+++A_C_d_e_f_g_h_l_n_p_q_z+++.docx
2026-03-24 23:26
2009-07-15_CN101482811A_发明公开_CN101482811A 用于增强的计算能力的处理器体系结构_+++A_C_b_d_e_f_g_h_l_n_p_q_z+++.docx
2026-03-24 23:26
2010-04-14_GB2464292A_发明专利_GB2464292A SIMD processor circuit for performing iterative SIMD multiply-accumulate operations_+++A_C_D_E_F_G_H_N_O_P_Q_l_m_x_y_z+++.docx
2026-03-24 23:26
2012-03-01_JP2012505455A_发明专利_JP2012505455A Apparatus and method for performing Simd sum operation operation_+++A_C_E_F_G_H_L_N_P_Q_Z_d_x_y+++.docx
2026-03-24 23:27
2012-03-20_US8140932B_发明授权_US08140932B2 Data interleaving circuit and method for vectorized turbo decoder_+++A_C_N_P_Q_S_l_m_o_t_u+++.docx
2026-03-24 23:27
2012-05-23_EP2455854A_发明公开_EP2455854A1 System, device, and method for on-the-fly permutations of vector memories for executing intra-vector operations_+++A_B_C_G_H_I_K_L_M_N_O_P_Q_R_S_V_W_d_e_f_j_t_x_y_z+++.docx
2026-03-24 23:27
US2010274990A1_Description_20260318_1758_+++A_C_E_F_G_H_L_P_Q_Z_d_n_x_y+++.docx
2026-03-24 23:27
US2012131308A1_Description_20260318_1758_+++A_C_N_O_P_Q_i_l_m_r_s_v_w+++.docx
2026-03-24 23:27
WO2006106342A2_Description_20260318_1758_+++A_B_C_H_L_M_N_O_P_Q_R_S_T_U_V_W_f_g_i_j_k+++.docx
2026-03-24 23:27
2002-01-30_EP0744686B_发明授权_EP0744686B1 Manipulation of data_+++A_C_L_N_P_Q_V_b_i_k_m_o_r_s_t_u_w+++.docx

对比文件名称:2002-01-30_EP0744686B_发明授权_EP0744686B1 Manipulation of data

目标专利名称:319在向量数据存储器与执行单元之间的数据流路径中采用重排序电路系统的向量处理引擎以及相关的方法CN105765523B

本次调用的模型名称:专利创造性评估模型

### 特征比对表格

技术特征描述以及公开性判断结果对比文件原文引用公开性论述
技术特征A《直接公开》第[0020]段:"The register file comprises a set of registers each having a predetermined bit capacity and each being addressable with a single address." 以及第[0020]段:"The instruction's source values are provided on Source 1 and Source 2 busses 52,54 by the appropriate settings of the S1 Reg and S2 Reg signals at inputs E1,E2."(寄存器文件包括一组寄存器,每个寄存器具有预定位容量且可通过单个地址寻址。指令的源值通过源总线52,54在输入E1,E2处由S1 Reg和S2 Reg信号的适当设置提供。)对比文件公开了寄存器文件(相当于向量数据文件),用于存储数据字符串,并通过源总线52,54向执行单元提供源值。这相当于在输入数据流路径中提供经取回的输入向量数据样本集以用于向量处理操作。因此,技术特征A被直接公开。
技术特征B《隐含公开》第[0020]段:"The enabled unit will normally provide a result Res on a result bus 56. This is normally stored in the selected result register Dest in the register file 12."(启用单元通常会在结果总线56上提供结果Res。这通常存储到寄存器文件12中的选定目标寄存器Dest中。)对比文件公开了结果通过结果总线56提供并存储到寄存器文件中的目标寄存器。这隐含了向量数据文件从输出数据流路径接收结果输出向量数据样本集以便存储。虽然未明确“经重排序的”,但结果可以是重排序后的结果。因此,技术特征B被隐含公开。
技术特征C《直接公开》第[0020]段:"The processor has three execution units including a conventional arithmetic unit 2 and a memory access unit 4. In addition there is a packed arithmetic unit 6."(处理器具有三个执行单元,包括常规算术单元2和存储器访问单元4。此外还有打包算术单元6。)以及图2显示打包算术单元6。对比文件公开了执行单元(如打包算术单元6),在输入数据流路径中从寄存器文件接收数据。因此,技术特征C被直接公开。
技术特征D《未公开》无对比文件没有提到在向量数据文件与执行单元之间提供抽头延迟线。抽头延迟线用于移位输入向量数据样本集以用于多个处理级,而对比文件没有这样的结构。因此,技术特征D未被公开。
技术特征E《未公开》无由于没有抽头延迟线,技术特征E未被公开。
技术特征F《未公开》无对比文件没有针对多个处理级在流水线寄存器中将输入向量数据样本集移位以提供经移位的输入向量数据样本集。因此,技术特征F未被公开。
技术特征G《未公开》无由于没有经移位的输入向量数据样本集,技术特征G未被公开。
技术特征H《未公开》无对比文件中的执行单元执行操作,但不是针对多个处理级对经移位的输入向量数据样本集执行操作。因此,技术特征H未被公开。
技术特征I《隐含公开》第[0041]段:"There are three kinds of restructuring operations executed by the twist and zip unit 74. These are: Shuffle (zip), Sort (unzip), Transpose (flip)."(twist and zip单元74执行三种重组操作:洗牌(zip)、排序(unzip)、转置(flip)。)以及图2显示twist and zip单元74作为打包算术单元6的一部分。对比文件公开了twist and zip单元,用于执行重组操作。该单元可以接收结果输出向量数据样本集(尽管可能直接接收源操作数),并在输出数据流路径上接收数据。因此,技术特征I被隐含公开。
技术特征J《未公开》无对比文件的重组指令执行重排序,但结果需要存储到寄存器文件(相当于向量数据文件)。目标专利强调“无需将结果输出向量数据样本集存储在至少一个向量数据文件中”,而对比文件没有这种进行中重排序。因此,技术特征J未被公开。
技术特征K《隐含公开》第[0041]段及图2:twist and zip单元产生结果,通过结果总线56提供。对比文件的重组单元提供结果到结果总线,相当于在输出数据流路径上提供经重排序的结果输出向量数据样本集。因此,技术特征K被隐含公开。
技术特征L《直接公开》第[0020]段:"each register store having a predetermined bit capacity"(每个寄存器存储具有预定位容量)以及第[0026]段:"For this computer, assume a natural word length of 64 bits."(对于此计算机,假设自然字长为64位。)对比文件的寄存器有预定宽度(如64位),当提供数据时,提供整个寄存器的内容,相当于具有向量数据文件的宽度的输入向量数据样本集。因此,技术特征L被直接公开。
技术特征M《隐含公开》同技术特征B,结果存储到寄存器文件,寄存器有预定宽度。结果具有寄存器的宽度,因此隐含从输出数据流路径接收具有宽度的经重排序的结果输出向量数据样本集。因此,技术特征M被隐含公开。
技术特征N《直接公开》第[0020]段:"The instruction's source values are provided on Source 1 and Source 2 busses 52,54"(指令的源值通过源总线52,54提供)以及寄存器文件输出到源总线。向量数据文件在输入数据流路径中在输出上提供输入向量数据样本集。直接公开。因此,技术特征N被直接公开。
技术特征O《隐含公开》第[0020]段:结果存储到寄存器文件,通过结果总线56。向量数据文件在输出数据流路径中在输入上接收结果。隐含公开。因此,技术特征O被隐含公开。
技术特征P《直接公开》第[0020]段:"The enabled unit will normally provide a result Res on a result bus 56."(启用单元通常会在结果总线56上提供结果Res。)以及执行单元从源总线接收数据。执行单元在输入数据流路径中在输入上接收输入向量数据样本集。直接公开。因此,技术特征P被直接公开。
技术特征Q《直接公开》第[0020]段:执行单元提供结果到结果总线。执行单元对输入向量数据样本集执行向量处理操作以在输出数据流路径中在输出上提供结果输出向量数据样本集。直接公开。因此,技术特征Q被直接公开。
技术特征R《隐含公开》图2显示twist and zip单元接收源操作数,但可能从执行单元接收结果?对比文件中,twist and zip单元是打包算术单元的一部分,可能直接接收源操作数。但重组操作可以应用于结果。隐含地,重排序电路系统从执行单元接收结果输出向量数据样本集。由于twist and zip单元可以执行重组,它可能接收结果输出向量数据样本集。因此,技术特征R被隐含公开。
技术特征S《隐含公开》同技术特征K,twist and zip单元提供结果到结果总线。重排序电路系统在输出数据流路径中在输出上提供经重排序的结果输出向量数据样本集。隐含公开。因此,技术特征S被隐含公开。
技术特征T《隐含公开》图9、10、11、12、13显示多路复用器选择源对象以产生结果对象。例如,图9中的多路复用器134-154选择非毗邻的源对象。对比文件的twist and zip单元包括多路复用器,这些多路复用器从源数据字符串接收对象并选择以产生重排序的结果。这相当于输出向量数据样本选择器,从结果输出向量数据样本集接收第一和第二结果输出向量数据样本(可能非毗邻)并进行选择。因此,技术特征T被隐含公开。
技术特征U《隐含公开》同技术特征T,多路复用器在第一和第二结果输出向量数据样本之间进行选择以提供经重排序的结果输出向量数据样本集。隐含公开。因此,技术特征U被隐含公开。
技术特征V《直接公开》第[0049]段:"A type unit 162 receives opcode on line 160 derived from the route opcode unit 82 in Figure 2. The type unit 162 defines the instruction to be executed by the zip and unzip part of the twist and zip unit 74."(类型单元162接收来自图2中路操作码单元82的线路160上的操作码。类型单元162定义要由twist and zip单元74的zip和unzip部分执行的指令。)类型单元基于操作码控制多路复用器,相当于可编程重排序数据路径配置输入,允许重排序电路系统被重新配置成选择性地对结果输出向量数据样本集进行重排序。因此,技术特征V被直接公开。
技术特征W《隐含公开》操作码可以每个时钟循环变化,因此重排序电路系统可以每个时钟循环重新配置。对比文件的指令序列可以每个时钟循环执行不同操作,隐含重排序电路系统基于可编程输入在每个时钟循环上选择性地重排序。因此,技术特征W被隐含公开。
技术特征X《未公开》无对比文件没有影子抽头延迟线。因此,技术特征X未被公开。
技术特征Y《未公开》无由于没有影子抽头延迟线,技术特征Y未被公开。
技术特征Z《未公开》无由于没有主抽头延迟线,技术特征Z未被公开。

<<<A>>><<<C>>><<<L>>><<<N>>><<<P>>><<<Q>>><<<V>>><<<b>>><<<i>>><<<k>>><<<m>>><<<o>>><<<r>>><<<s>>><<<t>>><<<u>>><<<w>>>

权利要求与技术特征

A 包括:至少一个向量数据文件,所述至少一个向量数据文件被配置成: 在至少一个输入数据流路径中提供经取回的输入向量数据样本集以用于所述向量处理操作
B 从至少一个输出数据流路径接收经重排序的结果输出向量数据样本集以便被存储
C 在所述至少一个输入数据流路径中提供的至少一个执行单元
D 在所述至少一个输入数据流路径中在所述至少一个向量数据文件与所述至少一个执行单元之间提供的至少一个抽头延迟线,
E 所述至少一个抽头延迟线被配置成:从所述至少一个向量数据文件接收所述输入向量数据样本集
F 针对等于所述向量处理操作中的向量处理级的数目的多个处理级中的每个处理级,在多个流水线寄存器中将所述输入向量数据样本集移位向量数据样本宽度,以在所述至少一个输入数据流路径中针对所述多个处理级中的每个处理级提供经移位的输入向量数据样本集
G 所述至少一个执行单元被配置成: 针对所述多个处理级中的每个处理级,在所述至少一个输入数据流路径上接收所述经移位的输入向量数据样本集
H 针对所述多个处理级中的每个处理级,对所述经移位的输入向量数据样本集执行所述向量处理操作以在所述至少一个输出数据流路径上提供所述结果输出向量数据样本集
I 至少一个重排序电路系统,所述至少一个重排序电路系统被配置成: 在所述至少一个输出数据流路径上接收所述结果输出向量数据样本集
J 将所述结果输出向量数据样本集重排序成经重排序的结果输出向量数据样本集,而无需将所述结果输出向量数据样本集存储在所述至少一个向量数据文件中
K 在所述至少一个输出数据流路径上提供所述经重排序的结果输出向量数据样本集。
Powered by Django

网站备案号:渝ICP备2023012882号


重庆市非显而易见网络科技有限责任公司 A Anti NPE NPE