对比文件名称：2000-04-04_US6046604A_发明授权_US6046604A Semiconductor integrated circuit device having power reduction mechanism
目标专利名称：355用于扩展信号比较电压范围的电路和方法CN105009451B
本次调用的模型名称：专利创造性评估模型
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：所述电路包括：锁存电路<br>《直接公开》 | “A case of a latch circuit obtained by combining two NAND gates shown in FIG. 16A will be described as an example.” (对应图16A和16B的描述) | 对比文件图16B明确公开了由两个NAND门L1、L2构成的锁存电路（latch circuit）。该锁存电路用于保持信息（holding information），其功能与目标专利中用于锁存比较器输出信号的锁存电路102（见图1-3）或402（见图4）相同。因此，本领域技术人员能毫无疑义地得出对比文件已公开了“锁存电路”这一技术特征。 |
| 技术特征B：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点<br>《隐含公开》 | 1. “FIG. 16B shows a circuit diagram. Switches SC1, SS1, SC2 and SS2 and resistances RC1, RS1, RC2 and RS2 are inserted among two NAND gates L and L, the power supply VCC and the ground VSS, respectively. VCL1 and VCL2 fall lower than VCC, VSL1 and VSL2 rise higher than VSS...” (对应图16B的描述)<br>2. “FIG. 27 shows an example of a circuit composed of N-channel MOS transistors only. In FIG. 27, PC represents a precharge signal, and IN1 and IN2 represent input signals. ... Namely, this circuit outputs the NOR of IN1 and IN2.” (对应图27的描述) | 对比文件虽未明确记载“响应于差分输入信号对的比较器”，但其公开了多种逻辑电路（如NAND、NOR、反相器链）和锁存电路，这些电路均响应输入信号并产生逻辑输出。例如，图16B的锁存电路本身即包含比较逻辑功能，其输入信号IN1、IN2可视为差分对，输出OUT1、OUT2指示比较结果。图27的NMOS动态电路（IN1、IN2为输入，OUT为输出）更是一个明确的比较电路（实现NOR功能）。这些电路（尤其是锁存电路）的输入端和输出端分别对应于目标专利比较器的输入和输出，且其电源节点（如VCL1、VSL1）电压会动态变化（因开关和电阻插入）。因此，本领域技术人员可以合理推断，对比文件公开的锁存或逻辑电路在功能上构成了一个“响应于差分输入信号对的比较器”，并且该电路耦合至锁存电路（见图16B自身结构）以及具有动态电压的节点（如VCL1、VSL1）。因此，该技术特征被对比文件隐含公开。 |
| 技术特征C：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围<br>《未公开》 | “In order to solve the above-described problems, according to the present invention, control circuit means for controlling the supply of a large current and a small current is inserted between the source of a MOS transistor and the power supply so as to apply a current to the MOS transistor circuit by switching these currents in accordance with their use.” (背景技术部分) | 对比文件的核心在于通过在MOS晶体管源极和电源之间插入开关和电阻（或等效电路），在高速操作模式和大电流供给模式与低功耗模式和小电流供给模式之间切换，以抑制亚阈值电流（subthreshold current），降低功耗。其目的和效果是“低功耗”，而非“扩展比较器的供电电压范围”。目标专利的“受时钟控制升压电路”通过将动态节点偏置到低于接地或高于电源的电压，旨在“扩展”比较器在低供电电压下的有效输入电压范围，确保晶体管能充分导通。两者电路结构、工作机理（目标专利利用电容耦合进行电压平移，对比文件利用阻抗切换改变电流供给）和作用目的均不相同。对比文件未公开，也未隐含公开这种用于“扩展供电电压范围”的升压电路。 |
| 技术特征D：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器<br>《未公开》 | “FIG. 29 shows an embodiment in which the present invention is applied to a CMOS inverter... A control pulse CK is inputted to the gate of the NMOS transistor MN1 and a control pulse CKB is inputted to the date of the PMOS transistor MP1. CKB represents a complementary signal of CK.” (对应图29的描述) | 对比文件图29确实包含由MN1和MP1构成的CMOS反相器（第一反相器），其输入端接收时钟CK，输出端控制开关（MN1和MP1本身即为开关）。然而，该反相器是作为开关控制逻辑的一部分，其输出并不直接耦合至一个电容器的第一端子以用于升压，而是用于控制电源开关的导通与关断。其在整个电路中的作用是产生互补控制信号，而非构成升压电路的核心部分。因此，该反相器在对比文件中的角色与目标专利中作为升压电路一部分、输出耦合至电容器的“第一反相器”不同。该特征未被公开。 |
| 技术特征E：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子<br>《未公开》 | 无对应内容。 | 对比文件中未记载任何将反相器输出耦合至电容器第一端子以用于电压平移或升压的电路结构。图29中反相器的输出是直接控制开关管，而非耦合至电容器。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| 技术特征F：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号<br>《直接公开》 | “A control pulse CK is inputted to the gate of the NMOS transistor MN1 and a control pulse CKB is inputted to the date of the PMOS transistor MP1. CKB represents a complementary signal of CK.” (对应图29的描述) | 对比文件图29明确公开了需要生成互补时钟信号CKB来控制PMOS开关MP1。虽然图中未画出独立的第二反相器，但本领域技术人员公知，获得一个信号的反相信号通常通过反相器实现。因此，从对比文件公开的“CKB是CK的互补信号”这一技术信息，可以毫无疑义地、直接地推导出存在一个用于生成反相时钟信号的“第二反相器”。该反相器的作用与目标专利中第二反相器205的作用相同。 |
| 技术特征G：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。<br>《未公开》 | “...transistors MN1 and MP1 are turned on and off at the same time. As shown in FIG. 29, the switch SWL is realized by an NMOS transistor, and the switch SWH is realized by a PMOS transistor applied with a complementary signal of CK at the gate thereof.” (对应图24的描述) | 对比文件公开了响应于时钟CK及其反相信号CKB的开关（如MN1、MP1），但这些开关是连接在电源（VHH/VLL）与逻辑电路电源节点（NH/NL）之间，用于接通或切断主电源通路（见图29、31、32）。其作用并非“将电容器的第二端子选择性地耦合至接地”。目标专利中的开关（204/464）是受时钟控制升压电路的一部分，专门用于在复位阶段将电容器的第二端子耦合至接地（或电源），以对电容器充电。对比文件未公开此种与电容器配合、用于设置电容器参考电位的开关结构。 |
| 技术特征H：其特征在于，所述节点被偏置为低于接地的电压。<br>《未公开》 | “VCL drops lower than VCC and VSL rises higher than VSS.” (对应图1A的描述) | 对比文件中，在低功耗模式下，由于电阻上的压降，节点电压VSL会“高于”VSS（地），VCL会“低于”VCC。这是电压的“升高”（相对于地）和“降低”（相对于电源），而非将节点偏置到“低于接地”的负电压。目标专利的核心创新点之一正是通过升压电路将动态节点（作为接地参考）偏置到负电压，从而扩展输入共模范围。对比文件从未提及或暗示将任何节点偏置到低于系统接地电位（VSS）的负电压。该特征未被公开。 |
| 技术特征I：其特征在于，所述节点提供所述比较器的接地参考。<br>《隐含公开》 | “The sources of the PMOS transistors of respective inverters are connected to the node NH, and the sources of the NMOS transistors thereof are connected to the node NL.” (对应图31的描述) | 在对比文件图31、32等实施例中，逻辑电路（如反相器链）的NMOS晶体管源极共同连接至节点NL，该节点通过开关SWL选择性连接至低电平电源VLL（通常为地VSS）。在功能上，节点NL即为这些NMOS晶体管的源极节点，也就是它们的“接地参考”点。虽然对比文件中该节点的作用主要是在低功耗模式下通过抬高电压来减少亚阈值电流，但其作为晶体管源极参考点的物理连接关系与目标专利中动态节点108作为比较器第一、第二晶体管（208,210）源极连接点（即接地参考）是相同的。因此，本领域技术人员能够从对比文件的电路连接中推断出“节点提供所述比较器的接地参考”这一特征。 |
| 技术特征J：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管<br>《未公开》 | “For example, a combinational logic circuit shown in FIG. 13 is considered... logic gates are grouped first as shown in FIG. 13.” (对应图13及后续逻辑电路的描述) | 对比文件公开了大量包含晶体管的逻辑门（如反相器、NAND、NOR），这些晶体管的栅极接收输入信号，源极/漏极连接到电源或地节点。然而，目标专利的特征J特指构成“比较器”的、且源极共同耦合到所述动态节点（接地参考）的两个晶体管中的一个。对比文件中未公开这样一种特定结构的差分比较器：其两个输入晶体管的源极共同连接到一个受时钟控制可被偏置的共用节点（动态节点）。对比文件逻辑电路中晶体管的源极通常直接或通过开关连接到固定电源（VCC/VSS）或变化的电源节点（VCL/VSL），但并非作为差分对的一部分共享一个可被负向偏置的源极节点。该特征未被公开。 |
| 技术特征K：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。<br>《未公开》 | 无对应内容。 | 该特征描述了动态锁存比较器的工作原理：基于两个晶体管对预充电节点的放电速率差来决定输出。对比文件中的逻辑电路（包括锁存器）是基于静态或动态CMOS逻辑原理工作，其输出状态由输入信号的逻辑电平决定，而非通过比较两个对称路径的“放电速率”来产生输出。虽然对比文件的动态电路（如图27）涉及预充电和条件放电，但它是单端逻辑（NOR功能），并非差分结构，也不涉及比较两个对称的放电速率。因此，该特征未被对比文件公开。 |
| 技术特征L：其特征在于，所述节点提供所述比较器的供电参考。<br>《隐含公开》 | “The sources of the PMOS transistors of respective inverters are connected to the node NH, and the sources of the NMOS transistors thereof are connected to the node NL.” (对应图31的描述) | 与特征I类似，在对比文件图31、32等实施例中，逻辑电路的PMOS晶体管源极共同连接至节点NH，该节点通过开关SWH选择性连接至高电平电源VHH。在功能上，节点NH即为这些PMOS晶体管的源极节点，也就是它们的“供电参考”点。虽然其作用与目标专利图4中动态节点408作为PMOS晶体管源极供电参考点类似，但目标专利中该节点会被升压到高于Vdd，而对比文件中NH在低功耗模式下电压会降低（低于VHH）。尽管如此，从基本的电路连接关系来看，节点NH确实“提供所述比较器的供电参考”。因此，该特征被隐含公开。 |
| 技术特征M：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管<br>《未公开》 | 同特征J的论述。 | 该特征与特征J对应，但是针对PMOS晶体管类型（见图4实施例）。对比文件同样未公开源极共同耦合到一个受时钟控制可被正向偏置（高于Vdd）的共用节点（动态节点）的差分对PMOS晶体管结构。该特征未被公开。 |
| 技术特征N：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。<br>《未公开》 | 无对应内容。 | 该特征描述了基于充电速率比较的差分比较器工作原理，对应于目标专利图4的PMOS比较器实施例。对比文件中没有公开任何基于两个对称PMOS晶体管对放电节点进行“充电速率”比较的电路结构。其逻辑电路的工作原理不依赖于这种对称的充电速率比较。因此，该特征未被公开。 |
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