对比文件名称：2003-05-23_JP2003152096A_发明专利_JP2003152096A Semiconductor device
目标专利名称：用于扩展信号比较电压范围的电路和方法CN105009451B
本次调用模型名称：GPT-4
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：所述电路包括：锁存电路**<br>《直接公开》 | 【0013】段落：“レベル変換部は、負荷を形成するP型MOS（MP1、MP2）と、信号レベルを変換する際の電流制御用であるP型MOS（MP3、MP4）と、低振幅の入力信号を受ける入力用N型MOS（MN1,MN2）と、MN1、MN2への最大印加電圧を低く抑えるために設けられた耐圧緩和用N型MOS（MN3，MN4）とで**基本的なラッチ構造を形成する**。” | 对比文件【0013】段明确指出，其电平转换部由负载PMOS、电流控制PMOS、输入NMOS和耐压缓和NMOS形成了“基本的锁存结构”。本领域技术人员能够毫无疑义地确定，该结构是一个锁存电路，用于锁存并输出转换后的电平。这与目标专利中锁存电路102（见图2-3）用于锁存比较器输出信号的功能是相同的。因此，技术特征A被对比文件直接公开。 |
| **技术特征B：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点**<br>《隐含公开》 | 【0013】段落：“低振幅の入力信号を受ける入力用N型MOS（MN1,MN2）”<br>【0013】段落：“入力用N型MOS（MN1,MN2）と、...耐圧緩和用N型MOS（MN3，MN4）とで基本的なラッチ構造を形成する。”<br>【0016】段落：“耐圧緩和用N型MOS（MN3）と入力用N型MOS（MN1）との間のノードnd3は...” | 1. **“响应于差分输入信号对的比较器”**：对比文件的输入NMOS对MN1和MN2分别接收互补的输入信号IN和/IN（通过反相器INV1生成，见图1），构成差分输入对，并响应于该差分输入对来控制拉低输出节点o1或o2，这实质上是执行比较功能。虽然其名称是“电平转换部”，但其核心功能是比较差分输入并驱动锁存，这与目标专利中“比较器”的功能实质相同。<br>2. **“耦合至所述锁存电路”**：对比文件中的输入NMOS对MN1、MN2和耐压缓和NMOS对MN3、MN4直接构成了锁存结构的一部分（见【0013】），即比较功能部件与锁存电路是集成/耦合在一起的。<br>3. **“耦合至具有动态电压的节点”**：对比文件中，输入NMOS（MN1， MN2）的源极接地（VSS），而耐压缓和NMOS（MN3， MN4）的源极则连接到节点nd3、nd4（见【0013】，【0016】）。在操作中，节点nd3、nd4的电压会动态变化（例如在【0016】中描述，nd3会从VDD+Vth被拉至0V）。虽然该节点并非如目标专利中那样被一个外部时钟电路主动偏置到负电压，但其电压在比较过程中是动态变化的，可视为“具有动态电压的节点”。输入NMOS和耐压缓和NMOS共同构成了一个比较通路，该通路耦合到此动态节点。<br>**综合判断**：对比文件公开了一个响应于差分输入、其输出节点耦合到锁存结构、且其内部存在动态电压节点的比较功能电路。尽管具体电路结构和动态节点的产生方式与目标专利不完全相同，但本领域技术人员能够从对比文件公开的“具有差分输入的、影响锁存输出的、内部节点电压动态变化的电路”中，合理推断出“响应于差分输入信号对的比较器，耦合至锁存电路并耦合至具有动态电压的节点”这一技术特征。因此，技术特征B被对比文件隐含公开。 |
| **技术特征C：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围**<br>《隐含公开》 | 【0013】段落：“更には、入力信号の電源電圧が低い場合でも、信号振幅のレベル変換が可能となるように、その耐圧緩和用N型MOS（MN3、MN4）のゲートを入力信号で昇圧制御する回路（GBST）を有することを第２の特徴としている。”<br>【0014】段落：“GBSTは、詳しくは後述するが、入力信号がVDDレベルになることを受けて、あらかじめVDDレベルにあったノード(nd1)をVDD+VDに昇圧する機能をもつ。” | 1. **“受时钟控制升压电路”**：对比文件中的GBST（栅极升压）电路，其操作由输入信号IN的跳变触发（见【0016】描述的时刻T1）。虽然目标专利的升压电路由独立的时钟信号Clk控制，而对比文件由输入信号控制，但两者均属于“受控”的升压电路，用于在特定时刻（目标专利的比较阶段，对比文件的输入跳变时刻）产生升压效果。<br>2. **“耦合至所述节点”**：对比文件的GBST电路输出（节点nd1， nd2）耦合至耐压缓和NMOS（MN3， MN4）的栅极（见图1）。此栅极节点是技术特征B论述中“比较器”内部动态通路的一部分（MN3的栅极控制MN3的导通，从而影响节点nd3的电压）。<br>3. **“被配置成经由偏置所述节点来扩展所述比较器的供电电压范围”**：对比文件GBST的作用是，当输入电压VDD很低（例如0.75V）时，通过将耐压缓和NMOS的栅极电压升至VDD+VD，降低其导通电阻，从而帮助电平转换电路在低供电电压下仍能正常工作（见【0013】）。这实质上是通过偏置（升高）耐压缓和MOS的栅极电压，来扩展整个电平转换电路（可视为比较器）能有效工作的输入供电电压（VDD）范围。<br>**综合判断**：对比文件公开了一种受输入信号控制的升压电路（GBST），其耦合到比较功能电路的内部节点（耐压缓和MOS的栅极），并通过升高该节点的电压，使得电路在更低的输入电源电压下仍能工作，即扩展了电路的有效工作电压范围。尽管控制信号和偏置的具体目标节点（栅极 vs 源极）与目标专利不同，但其“受控升压以扩展工作电压范围”的技术手段和所要解决的技术问题（低供电电压下电路性能下降）是类似的。本领域技术人员有可能通过对比文件的内容，推理出使用一个受控升压电路来偏置某个节点以扩展电压范围的技术方案。因此，技术特征C被对比文件隐含公开。 |
| **技术特征D：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器**<br>《未公开》 | 【0015】段落：“GBST1は容量素子C1とプルアップ用P型MOS（MP6）と入力信号に接続されたP型MOS（MP5）で構成されている。” | 对比文件中的GBST升压电路由电容C1、上拉PMOS MP6和连接至输入信号的PMOS MP5构成（见图1）。其电路结构中并不包含“耦合在电源电压与接地之间的第一反相器”。目标专利中的第一反相器（202）是一个标准的CMOS反相器（PMOS 201和NMOS 203），用于在时钟控制下对电容器进行充电或放电。对比文件的GBST电路采用不同的结构实现升压，没有公开“第一反相器”这一特定构件。因此，技术特征D未被对比文件直接或隐含公开。 |
| **技术特征E：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子**<br>《未公开》 | （同特征D引用） | 由于对比文件未公开“耦合在电源电压与接地之间的第一反相器”（特征D），因此也就不存在该反相器“响应于时钟信号”以及“其输出耦合至电容器第一端子”的技术特征。对比文件GBST中的电容C1的一端连接的是MP5和MP6的漏极，而非反相器的输出。因此，技术特征E未被对比文件直接或隐含公开。 |
| **技术特征F：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号**<br>《未公开》 | 对比文件中未见与“第二反相器”功能对应的、专门用于生成反相时钟信号的电路。图1中的INV1是用于生成互补输入信号/i1，其输入是信号IN，并非独立的时钟信号。 | 目标专利中的第二反相器（205）是一个独立的部件，专门用于接收时钟信号Clk并产生其反相信号IClk，用以控制开关（204）。对比文件中没有公开这样一个接收独立时钟信号并产生其反相信号的第二反相器。因此，技术特征F未被对比文件直接或隐含公开。 |
| **技术特征G：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。**<br>《未公开》 | （同特征D引用，以及图1电路结构） | 目标专利中的开关（204）是一个NMOS晶体管，其栅极受反相时钟信号IClk控制，源极接地，漏极连接电容器的第二端子（负端）。对比文件GBST电路中，电容器C1的第二端子（下端）直接连接到耐压缓和NMOS（MN3）的栅极节点nd1，并没有一个受反相时钟信号控制的开关将其选择性地耦合至接地。因此，技术特征G未被对比文件直接或隐含公开。 |
| **技术特征H：其特征在于，所述节点被偏置为低于接地的电压。**<br>《未公开》 | 对比文件全文未提及将任何节点偏置到低于接地（VSS， 0V）的负电压。其所有电源和信号电压范围均为从VSS（0V）到VDD或VDDQ（正电压）。 | 目标专利的核心创新点之一在于通过受时钟控制升压电路，在比较阶段将动态节点（108）的电压偏置到低于接地的负电压，从而扩展NMOS晶体管的栅源电压，使其在低电源电压下能充分导通。这是目标专利解决其技术问题的关键手段。对比文件虽然也通过升压（GBST）来应对低电压问题，但其升压方向是正向的（将栅极电压从VDD升至VDD+VD），从未涉及产生或使用负电压。本领域技术人员从对比文件中无法推理出将节点偏置为负电压的技术方案。因此，技术特征H未被对比文件直接或隐含公开。 |
| **技术特征I：其特征在于，所述节点提供所述比较器的接地参考。**<br>《隐含公开》 | 【0013】段落：“入力用N型MOS（MN1,MN2）... MN1、MN2への最大印加電圧を低く抑えるために設けられた耐圧緩和用N型MOS（MN3，MN4）”<br>（结合图1，MN1、MN2的源极接VSS，漏极接MN3、MN4的源极，构成串联通路） | 在对比文件中，输入NMOS（MN1， MN2）的源极直接连接到VSS（地）。耐压缓和NMOS（MN3， MN4）的源极则连接到节点nd3、nd4，而该节点又连接到MN1、MN2的漏极。从电流通路看，当MN1和MN3导通时，电流从输出节点o1通过MN3和MN1流向地（VSS）。此时，对于输入NMOS MN1而言，其源极电位就是VSS（地），即其接地参考是固定的VSS。然而，对于构成比较通路的**整体**（MN1和MN3串联）而言，电流最终流向的参考地是VSS。虽然存在中间节点nd3，但该节点并非作为整个比较器的“接地参考”，而是内部的一个动态节点，其电压受电路状态影响。目标专利中，动态节点（108）直接作为比较器两个输入晶体管（208， 210）的公共源极节点，即它们的“接地参考”，并且该参考电位是**可被主动移位**的。<br>**综合判断**：对比文件中的比较功能部分，其电流的最终参考地是固定的VSS。虽然存在内部动态节点（nd3， nd4），但它并非作为整个比较器的接地参考。不过，本领域技术人员可以理解，在串联的晶体管对中，中间节点的电位会影响上方晶体管的源极电位。从广义的“参考点”角度看，耐压缓和MOS的源极（nd3/nd4）对于其自身和上方的负载PMOS而言，是一个电压参考点，但这个参考点并非“接地参考”，且其电压动态变化的原因和目的与目标专利不同。基于非常宽松的隐含公开判断标准，**有可能**认为对比文件暗示了比较器电流通路的某个节点（nd3/nd4）的电位会影响比较操作，但严格来说，这与目标专利中明确的、可被主动偏置的“接地参考”节点有显著区别。然而，为避免遗漏，从“部分公开”或“可能推理”的角度，可以认为该特征被隐含公开。但需注意，此处的“接地参考”在含义和作用上存在本质差异。 |
| **技术特征J：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管**<br>《隐含公开》 | 【0013】段落：“低振幅の入力信号を受ける入力用N型MOS（MN1,MN2）”<br>（结合图1，MN1的栅极接收输入IN（第一输入信号），其源极接VSS，漏极接MN3的源极（节点nd3）） | 对比文件中，输入NMOS MN1的栅极接收差分输入信号之一（IN），其漏极连接到耐压缓和NMOS MN3的源极（节点nd3）。MN1的源极接地（VSS）。这与目标专利中第一晶体管（208）的栅极接收第一输入信号（Vin+），源极耦合到动态节点（108）在结构上类似，但源极连接点不同（目标专利是动态节点，对比文件是固定地）。然而，在对比文件的串联结构中，MN1的电流受其栅极电压控制，并流经节点nd3。节点nd3的电压在操作中是动态变化的（如【0016】所述）。本领域技术人员可以从“栅极受输入信号控制的晶体管，其电流通路经过一个动态节点”这一公开内容中，推理出“耦合至所述节点并响应于第一输入信号的第一晶体管”这一特征。因此，技术特征J被对比文件隐含公开。 |
| **技术特征K：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。**<br>《隐含公开》 | 【0013】段落：“低振幅の入力信号を受ける入力用N型MOS（MN1,MN2）”<br>【0016】段落：“入力用N型MOS（MN1）がオンすることで、出力ノードo1がVSSレベル(0V)に引き下げられる。... 入力用N型MOS（MN2）がオフすることで、...出力ノードo2は徐々に高電圧VDDQレベル（たとえば3.3V）になる。” | 1. **“第二晶体管”**：对比文件中的MN2与MN1对称，栅极接收第二输入信号（通过INV1反相后的/i1），漏极连接到MN4的源极（节点nd4），源极接地。这对应于特征J的论述，被隐含公开。<br>2. **“比较器的输出指示...放电速率是否超过...”**：对比文件描述了操作过程：当IN变高，MN1导通，MN2关断时，输出节点o1被拉低至VSS，而o2则缓慢升至VDDQ。这本质上反映了由于MN1/MN3支路与MN2/MN4支路的导通状态不同，导致对输出节点o1和o2的放电（对o1）或充电（对o2）速率不同，从而决定了最终的输出状态（o1低、o2高）。虽然对比文件没有明确使用“放电速率”和“接地参考”这样的术语，但其工作原理是基于差分输入对两条支路电流能力的比较，电流大的支路能更快地改变其输出节点的电位。其输出（o1， o2）指示了哪条支路（对应哪个输入信号）的导通能力更强。<br>**综合判断**：对比文件公开了由MN1和MN2构成的差分对，其输出状态（o1， o2）取决于哪个输入信号使其对应的通路导通更强，从而更快地改变输出节点电位。虽然“接地参考”在对比文件中是固定的VSS，而非目标专利中的动态节点，但“通过晶体管至参考点的电流速率决定输出”这一核心比较机制是相通的。本领域技术人员有可能从对比文件揭示的工作原理中推理出该特征。因此，技术特征K被对比文件隐含公开。 |
| **技术特征L：其特征在于，所述节点提供所述比较器的供电参考。**<br>《未公开》 | 对比文件全文未涉及将内部节点作为比较器供电参考（即电源VDD或VDDQ的参考点）的电路或描述。其PMOS负载（MP1， MP2）的源极直接接高电源VDDQ。 | 目标专利的另一个实施例（图4）中，动态节点（408）作为比较器（404）中PMOS输入晶体管的公共源极，即“供电参考”，并可被升压至高于VDD的电压。对比文件中完全没有对应此概念或电路结构的任何内容。所有晶体管的电源参考（VDD或VDDQ）都是直接连接到电源线，没有可偏移的节点。因此，技术特征L未被对比文件直接或隐含公开。 |
| **技术特征M：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管**<br>《未公开》 | （同特征L论述） | 技术特征M和N对应于目标专利图4的PMOS输入管实施例。对比文件的输入晶体管是NMOS（MN1， MN2），其源极接地，结构与目标专利图2-3的NMOS输入管实施例有类似之处，但与图4的PMOS输入管实施例完全不同。对比文件没有公开采用PMOS作为输入管、且其源极连接到一个可偏移的动态节点（作为供电参考）的比较器结构。因此，技术特征M未被对比文件直接或隐含公开。 |
| **技术特征N：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。**<br>《未公开》 | （同特征L论述） | 此特征与特征K对应，但是是针对PMOS输入管和“充电速率”的实施例。如特征L和M所述，对比文件未公开此类型的比较器结构，因此自然也谈不上公开其基于充电速率的比较输出原理。因此，技术特征N未被对比文件直接或隐含公开。 |
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