对比文件名称：2006-10-05_US2006220686A_发明申请_US20060220686A1 Tolerant input circuit
目标专利名称：357具有高电压输入能力的单端比较器电路CN104919703B
本次调用的模型名称：GPT-4
根据目标专利说明书，该专利旨在提供一种使用低电压半导体器件（如最大工作电压约1.8V的MOS晶体管）来接收和处理高于其工作范围和电源电压（如高达3.3V）的高电压输入信号的单端比较器电路。其核心在于通过两个半导体器件（M1和M2）在不同输入电压范围内选择性耦合，将输入信号传递至电压受限的输出节点（节点A），从而保护后续电路免受高压损坏，并实现无静态电流消耗（仅漏电流）的比较功能。该电路还包括具有迟滞功能的单端电压检测电路。
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：输入节点，配置成接收输入电压范围内的输入电压，所述输入电压范围包括第一范围和第二范围《隐含公开》** | “An input pad 1 is connected to an input terminal of an input buffer circuit 2 via an N-channel MOS transistor Tr1...when the input pad 1 is provided with a high level input signal having voltage that is higher than that of the power supply VDD...”（第3段） | 对比文件公开了输入垫（input pad 1），其配置为接收输入信号。该信号电压范围包括低电平（例如0V）和高电平（高于电源VDD的电压，如3V）。虽然对比文件没有明确将整个输入电压范围划分为“第一范围”和“第二范围”，但其描述了输入信号为低电平和高电平（高于VDD）两种情形，实质上定义了输入电压的两个主要范围。目标专利中“第一范围”和“第二范围”的核心作用在于区分不同电压区间以触发不同半导体器件的动作。对比文件同样基于输入电压是高还是低（相对于VDD）来影响电路的行为（Tr3的导通及阈值变化）。因此，本领域技术人员可以从对比文件公开的“低电平”和“高电平（高于VDD）”输入信号，合理推断出其输入电压范围包含至少两个不同的作用范围，这与目标专利中划分范围的作用本质相同。因此，该特征被**隐含公开**。 |
| **B：电压受限的输出节点《直接公开》** | “the transistor Tr1 functions to set an input voltage Va of the input buffer circuit 2 to VDD−Vth1...restricts the input voltage Va to VDD−Vth or less.”（第3段） | 对比文件明确公开了“输入电压Va”（Va是输入缓冲电路2的输入端的电压）。该电压通过晶体管Tr1（作为降压器件）的作用被限制在VDD-Vth1或更低，以防止输入缓冲电路因过压而损坏。这完全对应于目标专利中“电压受限的输出节点”（即节点A）的概念，其作用均是确保下游电路（目标专利的单端电压检测电路，对比文件的输入缓冲电路）的输入电压不超过安全限值。因此，该特征被**直接公开**。 |
| **C：第一半导体器件，配置成在所述输入节点处的输入电压落在所述输入电压范围的所述第一范围内时将所述输入节点与所述电压受限的输出节点耦合《隐含公开》** | “when the input signal provided to the input pad 1 has a low level (e.g., 0 V), the transistor Tr3 is kept constantly activated, and the input voltage Va of the input buffer circuit 2 is set at a low level.”（第[0033]段） | 对比文件公开了晶体管Tr3（N-MOS），其栅极连接电源VDD，源极连接输入缓冲电路2的输入端（即电压受限节点Va），漏极连接输入垫1。当输入信号为低电平（例如0V，可视为目标专利“第一范围”的示例，即较低电压范围）时，Tr3保持导通（activated），从而将输入垫1（输入节点）与输入缓冲电路的输入端Va（电压受限的输出节点）耦合。其作用是在输入为低电平时，将输入信号传递至后续电路。这与目标专利中第一半导体器件M2在输入电压处于第一范围（例如0至约1.8V-Vthn）内时将输入节点IN与节点A耦合的作用相同。因此，该特征被**隐含公开**。 |
| **D：第二半导体器件，配置成在所述输入节点处的所述输入电压落在所述输入电压范围的所述第二范围内时将所述电压受限的输出节点耦合至包括电源电压电平的电源电压源，《隐含公开》** | “The input terminal of the input buffer circuit 2 is connected to the power supply VDD via an N-channel MOS transistor Tr2. The gate of the transistor Tr2 is connected to the input terminal of the input buffer circuit 2...if the input voltage Va becomes higher than the voltage of the power supply VDD for an amount corresponding to the threshold value Vth2 of the transistor Tr or greater, the transistor Tr2 functions as a diode. This restricts the input voltage Va to VDD−Vth2 or less.”（第2、3段） | 对比文件公开了第二晶体管Tr2（N-MOS），其连接在电源VDD和输入缓冲电路的输入端Va（即电压受限节点）之间，栅极连接到Va。当输入为高电平（高于VDD，可视为目标专利“第二范围”的示例）导致Va的电压升高到超过VDD-Vth2时，Tr2开始导通，将节点Va“钳位”或耦合至电源VDD（减去Vth2），从而限制Va的进一步升高。其作用是在输入高电压时，通过将受限输出节点（Va）拉向电源电压（VDD）来保护电路并设定高电平。这与目标专利中第二半导体器件M1在输入电压处于第二范围（例如1.8V至3.3V）内时将电压受限的输出节点（节点A）耦合至电源电压源（1.8V轨）的作用在功能上一致，都是防止输出节点浮空或电压不足，并将其拉至一个确定的电源电位。因此，该特征被**隐含公开**。 |
| **E：其中所述输入电压范围大于所述第一或第二半导体器件任一者的工作范围，并且其中所述输入电压范围大于所述电源电压电平《直接公开》** | “when the input pad 1 is provided with a high level input signal having voltage that is higher than that of the power supply VDD”（第3段）；“the transistor Tr1 functions as a step-down device and restricts the input voltage Va to VDD−Vth or less.”（第3段） | 对比文件明确公开了输入垫1可以接收电压高于电源VDD的输入信号（例如，说明书提到VDD为2.5V，输入高电平为3V）。这表明输入电压范围大于电源电压电平（VDD）。同时，作为降压器件的晶体管Tr1（对应于第一半导体器件）和用于钳位的晶体管Tr2（对应于第二半导体器件）都是低电压MOS晶体管，其设计工作电压受限于工艺和VDD。当输入电压（如3V）高于VDD（2.5V）时，该电压已经超过了这些低电压晶体管在栅-源或栅-漏间所能安全承受的典型工作范围（通常接近或等于VDD），需要降压/钳位保护。因此，本领域技术人员能够毫无疑义地得出，对比文件中的输入电压范围既大于电源电压电平（VDD），也大于所用晶体管（Tr1， Tr2）的正常安全工作范围。该特征被**直接公开**。 |
| **F：耦合至所述电压受限的输出节点的单端电压检测电路，《直接公开》** | “input buffer circuit 2”（全文多处提及，例如第2段、图3） | 对比文件中的“输入缓冲电路2”（input buffer circuit 2）直接连接在电压受限的节点Va之后，用于检测Va处的电压并产生相应的输出信号。这本质上就是一个单端电压检测/缓冲电路。其作用与目标专利中耦合至节点A（电压受限输出节点）的“单端电压检测电路140”相同，都是对受限后的电压进行检测和判断。因此，该特征被**直接公开**。 |
| **G：其中所述单端电压检测电路包括迟滞生成电路系统以降低所述比较器电路的噪声灵敏度。《隐含公开》** | “An input buffer circuit 2 provided with a hysteresis characteristic may be used.”（第[0051]段） | 对比文件在优选实施例的修改说明中明确指出，所使用的输入缓冲电路2可以具有迟滞特性（hysteresis characteristic）。具有迟滞特性的输入缓冲电路（例如施密特触发器）其内部必然包含用于生成迟滞的电路系统（如正反馈回路），其作用正是为了降低电路对噪声的灵敏度，防止输入电压在阈值附近抖动导致输出频繁跳变。这与目标专利中单端电压检测电路包含迟滞生成电路以降低噪声灵敏度的作用完全相同。因此，尽管对比文件未示出具体迟滞电路结构，但明确教导了可以且优选使用具有该功能的电路。该特征被**隐含公开**。 |
| **H：其特征在于，所述输入电压范围包括在所述第一范围与所述第二范围之间的第三范围，并且其中在所述输入节点处的所述输入电压落在所述第三范围内时，所述第一和第二半导体器件均不控制所述电压受限的输出节点。《未公开》** | 未发现相关内容。 | 目标专利明确限定了在第一范围（如0-1.8V-Vthn）和第二范围（如1.8V-3.3V）之间存在一个第三范围（过渡范围，如1.8V-Vthn至1.8V），在此范围内M1和M2均不导通，节点A处于“浮置”或不受控状态。对比文件中未描述或暗示存在这样一个中间电压范围，使得Tr3和Tr2均不导通或不控制节点Va。在对比文件中，对于低输入（低于VDD），Tr3导通；对于高输入（高于VDD），Tr3仍导通（但阈值变化）且Tr2可能导通钳位。没有公开两个器件均“不控制”输出节点的状态。该特征未被公开。 |
| **I：其特征在于，所述第一和第二半导体器件包括金属氧化物半导体晶体管。《直接公开》** | “N-channel MOS transistor Tr1”（第2段），“N-channel MOS transistor Tr2”（第2段），图3中明确为MOS晶体管。 | 对比文件中的降压器件（Tr3，对应于第一半导体器件）和钳位器件（Tr2，对应于第二半导体器件）明确为N沟道MOS晶体管（Metal-Oxide-Semiconductor，金属氧化物半导体晶体管）。这与目标专利的特征完全相同。因此，该特征被**直接公开**。 |
| **J：其特征在于，所述第一和第二半导体器件的工作范围的最大电压为约1.8V。《未公开》** | 未发现“约1.8V”的相关描述。对比文件实施例中电源VDD示例为2.5V（见第[0009]段）。 | 目标专利明确限定其半导体器件（基于低电压工艺）的工作范围最大电压约为1.8V。对比文件虽然也使用低电压MOS晶体管，但其具体实施例中提到的电源电压VDD是2.5V，输入高电平是3V。尽管这表明器件工作电压低于3V，但并未明确指出其最大安全工作电压（工作范围上限）是“约1.8V”。本领域技术人员无法从对比文件中毫无疑义地或通过合理推断得出“约1.8V”这一具体数值限制。该特征未被公开。 |
| **K：其特征在于，所述迟滞生成电路系统包括二极管式连接的晶体管以及开关晶体管。《未公开》** | 未发现对迟滞电路具体构成的描述。 | 对比文件仅提及输入缓冲电路可以具有迟滞特性，但完全没有披露任何用于实现该迟滞特性的具体电路结构，特别是没有公开目标专利中具体限定的“二极管式连接的晶体管以及开关晶体管”（如M6和M5）的组合。该特征未被公开。 |
| **L：其特征在于，所述比较器电路除了漏泄电流之外不消耗静态电流。《未公开》** | 未发现关于“不消耗静态电流”或类似描述的明确记载。 | 目标专利强调其电路“不消耗静态电流并且仅会经历电流漏泄”（见说明书第[0024]段），这是其低功耗设计的一个重要特征。对比文件所描述的电路在输入为高电平时，晶体管Tr3和Tr2可能均处于某种导通状态，电路中可能存在静态电流路径（例如通过Tr3和Tr2到VDD或地的路径），尽管其旨在保护电路，但并未从原理上或描述中表明其设计实现了“除了漏泄电流外无静态电流消耗”这一特定特性。该特征未被公开。 |
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