### 对比文件名称：EP1054449A2 Magnetic random access memory and fabricating method thereof
### 目标专利名称：CN102687298B 具有包括磁性隧道结的顶部电极及底部电极的装置的制造与集成
### 本次调用模型名称：DeepSeek最新版本模型
根据目标专利说明书和权利要求，结合对比文件EP1054449A2的内容，现进行技术特征比对分析如下：
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：其包含：在层间或金属间电介质衬底上沉积隔离层<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件说明书[0019]段描述了“After partially fabricated MRAM device 10 has been completed, magnetic memory elements are formed on device 10 along with digit lines and word lines. As shown in FIG. 2, an etch stop layer 21, which employs material such as AlN, AlO and SiN, is deposited on the surface of device 10.” 以及[0020]段“A silicon dioxide layer 22 is deposited with a thickness of 4,000-6,000Å on etch stop layer 21.” | **未公开**。目标专利中的“隔离层”用于将底部电极层与层间电介质衬底分开（见目标专利说明书[0035]段“隔离层704将底部电极层710与层间或金属间电介质衬底702分开”）。对比文件中的etch stop layer 21和SiO2 layer 22是位于CMOS电路（device 10）之上、用于形成digit line沟槽的介电层（见[0020]-[0022]段），其作用是在后续蚀刻步骤中作为停止层和形成导线沟槽的介质，并非专门用于隔离底部电极与衬底。两者在结构位置和作用上均不相同。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出目标专利中位于衬底和第一电极层之间的“隔离层”。 |
| **技术特征B**：在所述隔离层和第一接触件上沉积第一电极层，所述第一接触件嵌入于所述层间或金属间电介质衬底中，并且延伸穿过所述隔离层<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件说明书[0025]段描述了“a conductor layer 34 is deposited over dielectric layer 33...Surface 39 is polished and formed by a planarizing process such as CMP.” 以及[0026]段“a plurality of magnetic element blanket layers, or magnetic memory blanket layers, 40-42 for magnetic memory elements are deposited...on surface 39 of conductor layer 34. Bottom and top magnetic layers 40 and 42 utilize magnetic material...”。其中layer 40是底部磁性层。 | **未公开**。目标专利中的“第一电极层”是作为底部电极（bottom electrode）的导电层，用于将磁性装置电连接到嵌入衬底中的接触件（见[0035]段）。对比文件中的conductor layer 34和底部的磁性层40（layer 40）共同构成连接结构。Conductor layer 34是沉积在介电层33上的金属导体，用于电连接（见[0025]段），而layer 40是磁性隧道结堆栈的一部分（底部磁性层）。对比文件没有明确公开一个同时沉积在“隔离层”和延伸穿过该层的“第一接触件”上的、作为独立“第一电极层”的结构。本领域技术人员无法从对比文件中得出或合理推断出该特定技术方案。 |
| **技术特征C**：在所述第一电极层上与所述第一接触件偏移制造磁性装置<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件说明书[0026]段描述了在导体层34（conductor layer 34）上沉积磁性隧道结堆叠层40-42。图5-7显示磁性隧道结（43，44）形成在导体线（45，46）上方。 | **未公开**。目标专利要求磁性装置在“第一电极层”上制造，且与“第一接触件”偏移（offset）。对比文件公开了在导体层34上制造磁性隧道结堆叠（40-42），然后图案化形成导体线45、46和磁性元件43、44（见[0026]-[0027]段）。虽然磁性元件最终位于导体线上方，但对比文件并未描述该制造过程是“在第一电极层上”进行的，也并未提及制造位置与下方某个“第一接触件”存在特定的“偏移”关系。本领域技术人员无法从对比文件中得出或合理推断出该技术特征。 |
| **技术特征D**：在制造所述磁性装置之后图案化所述第一电极层<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件说明书[0026]-[0027]段描述了在沉积磁性堆叠层40-42和导电掩模层51后，使用同一掩模图案蚀刻这些层以形成导体线45、46和磁性元件43、44（见图6-7）。 | **未公开**。目标专利的核心工艺之一是“在制造所述磁性装置之后图案化所述第一电极层”，目的是减小电介质填充时的深宽比，避免空隙（见说明书[0009], [0038]段）。对比文件的工艺顺序是：先沉积导体层34（相当于可能的底部电极/导线），然后在其上沉积磁性堆叠层40-42，最后**同时**蚀刻导电掩模层51和磁性堆叠层40-42以定义出磁性元件和下方的接触垫/导线（45,46）（见[0027]段）。这意味着磁性装置（堆叠层）和其下的导电层（可能作为第一电极）是在同一蚀刻步骤中**同时被图案化**的，而非在制造磁性装置“之后”再单独图案化第一电极层。两者工艺顺序和作用（解决的技术问题）不同。 |
| **技术特征E**：在经图案化的第一电极层上沉积顶盖层，所述顶盖层围绕所述经图案化的第一电极层的至少一个边缘延伸且直接接触所述隔离层<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件说明书[0027]段描述了在蚀刻形成接触金属垫52后，对最上层42（磁性层）进行氧化或氮化，形成绝缘区域42b（dielectric insulators），这些绝缘区域起到了保护磁性元件边缘的作用（见“...reliability of the individual magnetic memory elements due to the resulting insulator protecting the edges of the memory elements...”）。 | **未公开**。目标专利的“顶盖层”是在图案化第一电极层（底部电极）之后沉积，并围绕其边缘延伸且接触隔离层，目的是保护侧壁并作为后续工艺的一部分（见说明书[0037], [0039]段）。对比文件中，在蚀刻形成结构后，是通过氧化/氮化最上层的磁性层（42）来形成绝缘区域（42b），从而保护磁性元件的边缘。这个过程是在图案化磁性堆叠（包含可能的电极功能层）之后进行的，并且生成的是绝缘材料，其形成方式和位置（由氧化/氮化转化而来，位于磁性元件侧壁）与目标专利中单独沉积的“顶盖层”（沉积在图案化的第一电极层上，并接触隔离层）在材料、形成方法和结构关系上均不相同。本领域技术人员无法得出或推断出相同的技术方案。 |
| **技术特征F**：将第一电介质层沉积于所述磁性装置及所述第一电极层上<br>**判断结果**：直接公开 | 对比文件说明书[0028]段：“...dielectric layer 53 is deposited overlying magnetic memory elements 43 and 44, and the inactive portions 42b of blanket layer 42.” | **直接公开**。对比文件明确公开了在形成磁性存储器元件（43,44）之后，沉积介电层53覆盖这些磁性元件。该介电层53覆盖在磁性元件上，自然也覆盖了作为其基底的下方导电结构（即导体线45、46，其功能包含了第一电极）。因此，该技术特征被对比文件直接公开。 |
| **技术特征G**：在沉积所述第一电介质层之后沉积第二电极层<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件说明书[0026]段描述了在导体层34上沉积磁性堆叠层40-42，其中层42是顶部磁性层（top magnetic layer）。在后续工艺中，[0027]段描述了层42的一部分被氧化/氮化，剩余部分42a作为有源区（顶部磁性层）。在形成介电层53后，后续工艺是形成位线（bit lines）48, 49, 59, 62, 70, 71（见图8-13），这些位线与磁性元件顶部接触。 | **未公开**。目标专利的“第二电极层”是沉积在第一电介质层（已被平坦化）上的一个独立的导电层，随后被图案化为顶部电极（见说明书[0042]段）。对比文件中，在沉积介电层53之后，并没有沉积一个独立的“第二电极层”的步骤。顶部电极功能是由磁性堆叠本身的最上层（layer 42，即顶部磁性层）的一部分（42a）和/或后续形成的位线金属（如位线48、59等）共同实现的。位线是直接形成在介电层55或61的沟槽中的（见[0028], [0034]段），并非在平坦化的电介质上先沉积一整层导电层再图案化。因此，该技术特征未被公开。 |
| **技术特征H**：及在沉积所述第二电极层之后图案化所述第二电极层。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件未描述在沉积一个独立的“第二电极层”之后再对其进行图案化的步骤。 | **未公开**。由于技术特征G（沉积第二电极层）未被公开，依赖于其的后续图案化步骤（特征H）自然也未被公开。对比文件中的位线是通过在介电层中蚀刻沟槽然后填充金属形成的，并非通过图案化一个预先沉积的连续电极层形成。 |
| **技术特征I**：其中所述磁性装置包含磁性隧道结。<br>**判断结果**：直接公开 | 对比文件说明书[0003]段：“...the magnetic memory element represents two different resistances.” [0026]段：“Bottom and top magnetic layers 40 and 42 utilize magnetic material...while layer 41 employs a non-magnetic material such as Al2O3 or Cu.” 其中Al2O3是典型的隧道势垒材料。 | **直接公开**。对比文件全文描述了一种磁阻式随机存取存储器（MRAM），其存储元件为具有两个磁性层（40，42）和一个非磁性层（41，如Al2O3）的结构，其电阻随磁性层磁化方向变化，这明确构成了一个磁性隧道结（MTJ）。因此，该技术特征被直接公开。 |
| **技术特征J**：其进一步包含将所述磁性隧道结集成到磁性随机存取存储器中。<br>**判断结果**：直接公开 | 对比文件标题即为“Magnetic random access memory and fabricating method thereof”。全文都在描述MRAM器件的制造和集成，例如[0018]段描述在CMOS电路上形成磁性存储器元件。 | **直接公开**。对比文件的主题就是MRAM的制造方法，其内容明确描述了将磁性隧道结（磁性存储器元件）与CMOS控制电路等集成以形成MRAM器件。因此，该技术特征被直接公开。 |
| **技术特征K**：其进一步包含在沉积所述第二电极层之前平坦化所述第一电介质层。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件说明书[0025]段描述了在沉积导体层34后，对其表面39进行平坦化（CMP）。[0028]段描述了沉积介电层53后，在[0034]段（对应图10）提到了“the top surface of the dielectric layer 53 is polished.” 但这是在形成位线沟槽之前。 | **未公开**。目标专利要求在沉积第二电极层（顶部电极层）**之前**平坦化第一电介质层，目的是暴露磁性装置的顶部表面以便与顶部电极接触（见说明书[0041]段）。对比文件确实有对介电层53进行平坦化的描述（[0034]段），但其上下文是在形成位线沟槽（对应目标专利的电路径）之前的步骤，并非在沉积一个独立的“第二电极层”之前。对比文件没有公开在沉积一个作为“第二电极层”的连续导电层之前进行平坦化的步骤。因此，该技术特征未被公开。 |
| **技术特征L**：其中沉积顶盖层包含：在制造所述磁性装置之后将第一顶盖层沉积于所述磁性装置上。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件未描述在制造磁性装置后立即沉积一个“第一顶盖层”的步骤。其保护磁性元件边缘的方法是通过氧化/氮化磁性层自身来形成绝缘区（42b）（见[0027]段）。 | **未公开**。目标专利的“第一顶盖层”是在制造磁性装置（MTJ）之后、图案化底部电极之前沉积的（见说明书[0036]段）。对比文件没有描述这一具体的沉积步骤。其采用的边缘保护机制（氧化/氮化）在方法和材料上均不同于目标专利中沉积一个单独的保护层（如SiC或SiN）。 |
| **技术特征M**：其中沉积顶盖层进一步包含：在沉积所述第一顶盖层之后蚀刻所述第一顶盖层以暴露所述磁性装置的表面<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件未描述此步骤。 | **未公开**。由于技术特征L（沉积第一顶盖层）未被公开，此后续的回蚀步骤自然也未被公开。 |
| **技术特征N**：及在蚀刻所述第一顶盖层之后且在沉积所述第一电介质层之前，沉积第二顶盖层。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件未描述此步骤。 | **未公开**。由于技术特征L和M未被公开，此后续的沉积第二顶盖层的步骤自然也未被公开。 |
| **技术特征O**：其进一步包含：在图案化所述第二电极层之后沉积第二电介质层<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件说明书[0028]段描述了在形成磁性元件（43,44）和绝缘区42b后，沉积介电层53。在[0029]段描述了在介电层53上沉积蚀刻停止层54和介电层55。介电层55用于形成位线沟槽。 | **未公开**。目标专利的“第二电介质层”是在图案化第二电极层（顶部电极）**之后**沉积的（见说明书[0044]段）。对比文件中，介电层53和55的沉积发生在定义磁性元件之后、形成位线之前。此时，尚未形成目标专利所述的独立的、被图案化的“第二电极层”。因此，在“图案化第二电极层之后沉积第二电介质层”这一特定步骤顺序未被公开。 |
| **技术特征P**：及平坦化所述第二电介质层。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件说明书[0034]段描述了在沉积介电层61后，进行图案化和蚀刻以形成位线沟槽。没有明确描述在沉积介电层61后先进行平坦化再进行图案化的步骤。 | **未公开**。由于技术特征O（在图案化第二电极层后沉积第二电介质层）未被公开，其后续的平坦化步骤自然也未被公开。对比文件中的平坦化步骤（如[0025], [0034]段）发生在其他工艺节点，并非此特定顺序中的步骤。 |
| **技术特征Q**：其进一步包含：在沉积所述第二电介质层之后图案化到所述第二电极层的电路径<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件说明书[0029]-[0031]段及[0034]-[0036]段描述了在沉积介电层55或61之后，图案化形成用于位线（bit lines 48,49,59,62）的沟槽。这些位线通过接触垫（如52）与磁性元件电连接。 | **未公开**。目标专利的“电路径”是图案化到“第二电极层”的，即连接到独立的顶部电极。对比文件中，电路径（位线沟槽）是图案化到介电层（55或61）中，以暴露下方磁性元件的顶部接触区域（如导电层52或磁性层42a），并非连接到一个在介电层沉积之前就已形成并被图案化的独立“第二电极层”。由于目标专利的“第二电极层”未被公开，连接到它的“电路径”步骤也无法被对应公开。 |
| **技术特征R**：及用导电材料填充所述电路径。<br>**判断结果**：直接公开 | 对比文件说明书[0029]段：“...a metal such as Al, W, and Cu is filled in the trench for forming bit lines 48 and 49.” [0035]段：“A conductive material such as Cu is plated and filled in concave portions 63 and 64 and the trenches which form bit lines 59 and 62.” | **直接公开**。对比文件明确公开了用导电金属材料（如Al，W，Cu）填充形成的沟槽以形成位线（电路径）。因此，该技术特征被直接公开。 |
| **技术特征S**：其中图案化所述电路径包含图案化沟槽。<br>**判断结果**：直接公开 | 对比文件说明书[0029]段：“...dielectric layer 55 is etched down to etch stop layer 54 to make the trenches for bit lines 48 and 49.” [0034]段：“...dielectric layer 61 is etched until etch stop layer 60...so that trenches are formed for bit lines 59 and 62.” | **直接公开**。对比文件明确描述了通过蚀刻介电层55或61来形成用于位线的“trenches”（沟槽）。因此，该技术特征被直接公开。 |
| **技术特征T**：其中图案化所述电路径进一步包含图案化通孔。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件说明书[0025]段描述了在介电层33中蚀刻窗口（windows 35, 36）以连接导体层34和下方的金属导体37,38。这些窗口类似于通孔。但在形成电路径（位线）的上下文中，[0029]和[0034]段主要描述了图案化沟槽（trenches）。图11所示的实施例中，在形成沟槽后进一步蚀刻形成凹部（concave portions 64,65）以连接到磁性元件，这可以视为通孔结构。 | **隐含公开**。虽然对比文件在描述形成位线（电路径）时主要提及“trenches”（沟槽），但在图11及相关描述（[0034]-[0035]段）中，在形成沟槽后，进一步蚀刻直到露出磁性元件顶部以形成连接（concave portions），这一步骤实质上是形成了连接上层金属（位线）和下层器件（磁性元件）的“通孔”结构。本领域技术人员可以合理推断，为了在多层互连结构中实现电连接，图案化电路径时可能包含形成通孔的步骤。因此，该技术特征可以被认为被对比文件隐含公开。 <<<t>>> |
| **技术特征U**：其进一步包含在填充所述电路径之后沉积顶部顶盖层。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件未明确描述在填充位线沟槽后沉积一个“顶部顶盖层”的步骤。在[0031]段描述了在形成位线48,49并平坦化表面后，沉积并图案化坡莫合金层58。但这是用于聚焦磁场的磁性层，并非用于保护或封装的介电顶盖层。 | **未公开**。目标专利的“顶部顶盖层”是在填充电路径之后沉积的，可能用于钝化或保护（参考说明书[0046]段提及的“顶盖膜”）。对比文件中，在形成位线并进行平坦化后，沉积的是用于磁场屏蔽/聚焦的坡莫合金层（permalloy layer 58），其目的和材料性质（磁性材料）与目标专利的“顶部顶盖层”（通常为介电材料，如SiN等）不同。因此，该技术特征未被公开。 |
| **技术特征V**：其中同一掩模产生用于图案化所述第二电极层且图案化所述第一电极层的图案。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件说明书[0026]-[0027]段描述了使用同一掩模图案蚀刻导电掩模层51和磁性堆叠层40-42，以同时定义出接触金属垫52（以及下方的磁性元件）。这里被同一掩模图案化的层包括顶部的导电掩模层和其下的磁性堆叠（包含底部磁性层40）。 | **未公开**。目标专利的特征V指的是使用同一掩模来图案化顶部电极层（第二电极层）和底部电极层（第一电极层）（见说明书[0043]段）。对比文件中，使用同一掩模图案化的是顶部的导电掩模层51和整个磁性堆叠（40-42）。虽然磁性堆叠包含了底部磁性层40，但该层是磁性隧道结的一部分，并非目标专利中独立的、在磁性装置之下的“第一电极层”。目标专利的第一电极层是位于磁性装置之下的独立导电层。因此，对比文件未公开使用同一掩模图案化独立的顶部和底部电极层。 |
| **技术特征W**：其中沉积顶盖层包含：在制造所述磁性装置之后且在沉积所述第一电介质层之前清洁所述磁性装置<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件未描述在制造磁性装置后、沉积介电层53之前，对磁性装置进行清洁的步骤。 | **未公开**。对比文件没有提及这一具体的清洁步骤。 |
| **技术特征X**：及在清洁所述磁性装置之后将第一顶盖层沉积于所述磁性装置上。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件未描述此步骤。 | **未公开**。由于技术特征W（清洁）未被公开，此后续的沉积步骤自然也未被公开。 |
| **技术特征Y**：其进一步包含将所述磁性装置集成于以下各者中的至少一者中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元及计算机。<br>**判断结果**：隐含公开 | 对比文件未明确列出这些具体设备。但MRAM作为非易失性存储器，其应用领域是广泛的。目标专利说明书[0024]段也指出本发明可用于包括MTJ组件的任何装置中，并列举了类似的应用实例（移动电话、便携式电脑等）。 | **隐含公开**。虽然对比文件没有明确列举技术特征Y中的所有具体设备类型，但其公开的MRAM器件作为一种存储器，其最终用途必然是集成到各种电子设备中。本领域技术人员知晓，像MRAM这样的存储器件可以应用于需要存储功能的广泛电子设备中，包括但不限于通信设备、计算机、便携式娱乐设备等。因此，可以合理推断将磁性装置（MTJ）集成到此类设备中是隐含公开的。 <<<y>>> |
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