对比文件名称：2004-10-19_US6806096B_发明授权_US06806096B1 Integration scheme for avoiding plasma damage in MRAM technology
目标专利名称：398具有包括磁性隧道结的顶部电极及底部电极的装置的制造与集成CN102687298B
模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：在层间或金属间电介质衬底上沉积隔离层《隐含公开》 | 第[0030]段：“A first insulating layer 112 is deposited or formed over the workpiece 102. The first insulating layer 112 may comprise an inter-level dielectric... A second insulating layer 116 is deposited over the first conductive lines 114 and the first insulating layer 112.” | 对比文件公开了在衬底(workpiece 102)上沉积第一绝缘层112（可作为层间/金属间电介质衬底），并在其上沉积第二绝缘层116。在目标专利中，“隔离层”的作用是使底部电极层710与层间/金属间电介质衬底702分开（参见说明书第[0035]段及图7A）。对比文件中，底部电极材料120沉积在第二绝缘层116上（参见第[0031]段），第二绝缘层116位于底部电极与第一导电线路114之间，实质上起到了电气隔离的作用。虽然对比文件未使用“隔离层”这一术语，但本领域技术人员能够毫无疑义地认识到，在底部电极下方设置的绝缘层（如第二绝缘层116）必然起到隔离的作用。因此，该技术特征被对比文件隐含公开。 |
| **技术特征B**：在所述隔离层和第一接触件上沉积第一电极层，所述第一接触件嵌入于所述层间或金属间电介质衬底中，并且延伸穿过所述隔离层《直接公开》 | 第[0031]段：“A bottom electrode material 120 is deposited over the second insulating layer 116 and the vias 118... The via 118 conductive material may comprise copper, tungsten or other metals, for example.” | 对比文件明确公开了在第二绝缘层116和通孔(vias)118上沉积底部电极材料120。通孔118嵌入于第二绝缘层116中，并延伸穿过该层以连接到第一导电线路114（参见第[0030]段及图1）。这对应于目标专利中的“第一接触件”（通孔708）和“第一电极层”（底部电极层710）。两者作用相同，都是为底部电极提供电连接和支撑。因此，该技术特征被对比文件直接公开。 |
| **技术特征C**：在所述第一电极层上与所述第一接触件偏移制造磁性装置《隐含公开》 | 第[0031]段：“A magnetic stack material 124 is deposited over the bottom electrode material 120.” 第[0032]-[0033]段描述了图案化该磁性堆栈材料以形成磁性存储单元。 | 对比文件公开了在底部电极材料120上沉积磁性堆栈材料124，随后通过图案化形成磁存储单元（见图3）。目标专利中的“磁性装置”即磁性隧道结（MTJ）。虽然对比文件未明确使用“偏移”一词，但其描述的制造过程（在覆盖通孔118的底部电极材料120上制造磁性堆栈）必然导致磁性装置位于第一接触件（通孔）上方，但位置关系上并非完全重合，本领域技术人员能够理解这种制造布局即意味着“偏移”。因此，该技术特征被对比文件隐含公开。 |
| **技术特征D**：在制造所述磁性装置之后图案化所述第一电极层《直接公开》 | 第[0037]段：“The bottom electrode material 120 is patterned using the insulating hard mask 134 as a mask, as shown in FIG. 6.” 该步骤发生在图3所示的磁性堆栈材料124被图案化之后。 | 对比文件明确描述了在图案化磁性堆栈材料124（即制造磁性装置）之后，使用绝缘硬掩模134作为掩模来图案化底部电极材料120（第一电极层）（参见图5-6）。这与目标专利权利要求中“在制造所述磁性装置之后图案化所述第一电极层”的步骤顺序完全一致。因此，该技术特征被对比文件直接公开。 |
| **技术特征E**：在经图案化的第一电极层上沉积顶盖层，所述顶盖层围绕所述经图案化的第一电极层的至少一个边缘延伸且直接接触所述隔离层《隐含公开》 | 第[0038]段：“A buffer insulating layer 140 is deposited over the conductive hard mask 126 and third insulating layer 135, as shown in FIG. 9.” 图9显示缓冲绝缘层140覆盖导电硬掩模126（位于图案化MTJ堆栈顶部，可视为顶部电极的一部分）和第三绝缘层135的顶部及侧壁。 | 对比文件公开了在图案化底部电极和MTJ堆栈后，沉积缓冲绝缘层140。该层覆盖了导电硬掩模126（功能上可对应目标专利的“第一电极层”或与磁性装置集成的顶部导电结构）的顶部和侧壁，并直接接触第三绝缘层135（功能上可对应目标专利的“隔离层”）。虽然“顶盖层”的名称不同，但对比文件的缓冲绝缘层140在位置上（覆盖侧壁）和作用上（提供保护）与目标专利的顶盖层（如第一顶盖层734，参见图7B-C）是类似的。本领域技术人员可以理解，这种沉积在图案化结构上并覆盖侧壁的绝缘层即构成“顶盖层”。因此，该技术特征被对比文件隐含公开。 |
| **技术特征F**：将第一电介质层沉积于所述磁性装置及所述第一电极层上《直接公开》 | 第[0036]段：“A third insulating layer 135 is deposited over the patterned insulating hard mask 134, as shown in FIG. 7.” 图7显示第三绝缘层135沉积在图案化的绝缘硬掩模134、图案化的磁性堆栈材料124和暴露的底部电极材料120部分之上。 | 对比文件明确公开了在图案化磁性堆栈（磁性装置）和底部电极（第一电极层）之后，沉积第三绝缘层135作为电介质填充层，覆盖这些结构。这对应于目标专利中在图案化第一电极层后沉积的第一电介质层（如中间金属间电介质层742，参见图7D）。两者作用相同，都是填充间隙并提供电隔离。因此，该技术特征被对比文件直接公开。 |
| **技术特征G**：在沉积所述第一电介质层之后沉积第二电极层《隐含公开》 | 第[0042]段：“A fourth insulating layer 144 is deposited over the etch stop material 142, as shown in FIG. 10.” 以及后续形成第二导电线路158的工艺（图16）。对比文件未明确描述在第三绝缘层135（第一电介质层）上直接沉积一个连续的“第二电极层”。 | 目标专利的“第二电极层”指顶部电极层750（参见图7E-F）。对比文件描述了在第三绝缘层135（第一电介质层）上依次沉积缓冲绝缘层140、蚀刻停止材料142和第四绝缘层144，然后图案化形成第二导电线路158（见图10-16）。第二导电线路158位于MTJ单元上方并与之电连接（通过导电硬掩模126），其功能是作为顶部电极/导线。虽然对比文件是通过镶嵌工艺形成分离的导线，而非先沉积一整层再图案化，但本领域技术人员能够理解，为了形成与磁性装置电连接的顶部导体，必然存在一个沉积导电材料并图案化的步骤，该导电材料层在功能上等同于“第二电极层”。因此，该技术特征被对比文件隐含公开。 |
| **技术特征H**：及在沉积所述第二电极层之后图案化所述第二电极层《隐含公开》 | 第[0042]-[0044], [0049]段描述了图案化第四绝缘层144以形成第二导电线路的沟槽152，然后用导电材料填充形成第二导电线路158。 | 对比文件通过先图案化第四绝缘层144（形成沟槽152），再填充导电材料的方式，形成了图案化的第二导电线路158（第二电极）。这本质上是一种“图案化”顶部电极/导线的方法。虽然工艺顺序（先图案化介电层再填充金属）与目标专利权利要求中先沉积一整层电极材料再图案化的表述略有不同，但最终结果都是形成了图案化的顶部电极结构。本领域技术人员能够从对比文件的镶嵌工艺中，推导出“图案化第二电极层”这一技术手段。因此，该技术特征被对比文件隐含公开。 |
| **技术特征I**：其中所述磁性装置包含磁性隧道结。《直接公开》 | 第[0002]段：“One such spin electronic device is an MRAM device, which includes ... a magnetic stack or magnetic tunnel junction (MTJ), which functions as a magnetic memory cell.” 第[0031]段：“A magnetic stack material 124 is deposited over the bottom electrode material 120.” | 对比文件全文明确其发明涉及MRAM器件，其磁性存储单元即为磁性隧道结（MTJ）。磁性堆栈材料124用于形成MTJ。因此，该技术特征被对比文件直接公开。 |
| **技术特征J**：其进一步包含将所述磁性隧道结集成到磁性随机存取存储器中。《直接公开》 | 第[0002]段：“One such spin electronic device is an MRAM device...” 标题及全文均围绕MRAM器件的制造。 | 对比文件所描述的整个制造工艺的目的就是制造MRAM器件（磁性随机存取存储器），其核心元件就是磁性隧道结（MTJ）。因此，将MTJ集成到MRAM中是该对比文件的必然目的和公开内容。该技术特征被对比文件直接公开。 |
| **技术特征K**：其进一步包含在沉积所述第二电极层之前平坦化所述第一电介质层。《直接公开》 | 第[0037]段：“Next, the workpiece 102 is exposed to a planarization process, such as a CMP process step, to remove the third insulating layer 135 and optional oxide hard mask 128 from the top surface of the conductive hard mask 126, exposing the top surface of the conductive hard mask 126, as shown in FIG. 8.” | 对比文件明确公开了在沉积第四绝缘层144（相当于第二电极层所在的介电层）之前，对第三绝缘层135（第一电介质层）进行平坦化（CMP工艺），以使第三绝缘层135的顶部表面与导电硬掩模126的顶部表面共面（见图8）。这对应于目标专利中在沉积顶部电极层之前平坦化第一电介质层（中间金属间电介质层742）的步骤（参见图7E）。因此，该技术特征被对比文件直接公开。 |
| **技术特征L**：其中沉积顶盖层包含：在制造所述磁性装置之后将第一顶盖层沉积于所述磁性装置上。《隐含公开》 | 第[0035]段：“An insulating hard mask 134 is deposited over the patterned conductive hard mask 126, patterned magnetic stack material 124, and exposed portions of the bottom electrode material 120, as shown in FIG. 4.” | 对比文件公开了在图案化磁性堆栈材料124（制造磁性装置）之后，沉积绝缘硬掩模134。该绝缘硬掩模134覆盖在图案化的磁性堆栈（磁性装置）上，其作用之一是作为后续蚀刻底部电极的掩模，同时也提供了一定的保护。目标专利中，第一顶盖层734（例如SiC或SiN）沉积在MTJ上以提供保护（参见说明书第[0036]段）。虽然名称和具体材料可能不同，但“在制造磁性装置之后沉积一个覆盖层在其上”这一步骤已被对比文件公开。因此，该技术特征被对比文件隐含公开。 |
| **技术特征M**：其中沉积顶盖层进一步包含：在沉积所述第一顶盖层之后蚀刻所述第一顶盖层以暴露所述磁性装置的表面《隐含公开》 | 第[0037]段：“...a planarization process, such as a CMP process step, to remove the third insulating layer 135 and optional oxide hard mask 128 from the top surface of the conductive hard mask 126, exposing the top surface of the conductive hard mask 126...” | 对比文件描述了通过平坦化（CMP）工艺移除第三绝缘层135和可选的氧化物硬掩模128，从而暴露导电硬掩模126的顶面。导电硬掩模126位于磁性堆栈（磁性装置）的顶部。虽然对比文件没有明确提及“蚀刻第一顶盖层”，但绝缘硬掩模134（可对应第一顶盖层）在图案化底部电极后仍然存在（见图6），而后续的平坦化过程会移除其顶部的部分（第三绝缘层135和氧化物硬掩模128），实质上起到了“暴露磁性装置表面”的作用。本领域技术人员能够理解，为了实现与顶部电极的连接，需要暴露磁性装置顶部的导电层，这必然涉及移除其上的部分覆盖层。因此，该技术特征被对比文件隐含公开。 |
| **技术特征N**：及在蚀刻所述第一顶盖层之后且在沉积所述第一电介质层之前，沉积第二顶盖层。《未公开》 | 对比文件未描述在平坦化/蚀刻步骤（对应技术特征M）之后、沉积第三绝缘层135（第一电介质层）之前，额外沉积一个“第二顶盖层”。 | 目标专利中，在回蚀第一顶盖层734以暴露MTJ顶部后，原位沉积第二顶盖层740以保护侧壁，然后再沉积第一电介质层（中间金属间电介质层742）（参见图7D及说明书第[0039]段）。对比文件的工艺顺序是：图案化底部电极 -> 沉积第三绝缘层135（第一电介质层）-> 平坦化暴露导电硬掩模 -> 沉积缓冲绝缘层140（参见图6-9）。在暴露导电硬掩模126之后、沉积缓冲绝缘层140之前，对比文件没有描述沉积另一个“顶盖层”的步骤。缓冲绝缘层140是直接沉积在平坦化后的表面上的，其作用与目标专利中在沉积第一电介质层**之前**沉积的第二顶盖层740（用于侧壁保护）并不相同。因此，该技术特征未被对比文件公开。 |
| **技术特征O**：其进一步包含：在图案化所述第二电极层之后沉积第二电介质层《隐含公开》 | 第[0042]段：“A fourth insulating layer 144 is deposited over the etch stop material 142...” 以及第[0049]段描述的形成第二导电线路158后，可能进行的后续处理。 | 对比文件明确公开了在蚀刻停止材料142上沉积第四绝缘层144。虽然该沉积发生在图案化第二导电线路（第二电极）的沟槽之前，但根据半导体制造常规，在形成镶嵌结构的导电线路后，通常会沉积额外的介电层进行隔离和封装，这可以理解为“在图案化第二电极层之后沉积第二电介质层”。本领域技术人员能够合理推断出这一常规后续步骤。因此，该技术特征被对比文件隐含公开。 |
| **技术特征P**：及平坦化所述第二电介质层。《隐含公开》 | 第[0049]段：“The workpiece 102 is then exposed to a CMP process to remove the excess conductive material and liner from over the top surface of the fourth insulating layer 144...” | 对比文件描述了在填充第二导电线路158的沟槽并沉积导电材料后，通过CMP工艺去除第四绝缘层144上多余的导电材料和衬垫。CMP工艺本身会使表面平坦化。虽然未明确提及对第四绝缘层144本身进行单独的平坦化，但该CMP步骤确保了包括第四绝缘层144在内的整个表面的平坦性。本领域技术人员能够理解，为了实现多层互连，对介电层进行平坦化是常规且必要的步骤。因此，该技术特征被对比文件隐含公开。 |
| **技术特征Q**：其进一步包含：在沉积所述第二电介质层之后图案化到所述第二电极层的电路径《直接公开》 | 第[0042]-[0044]段：描述了图案化第四绝缘层144以形成用于第二导电线路的沟槽152，该沟槽位于导电硬掩模126上方。第[0049]段描述了用导电材料填充沟槽形成第二导电线路158。 | 对比文件明确公开了在沉积第四绝缘层144（第二电介质层）之后，图案化形成通向导电硬掩模126（其作为MTJ的顶部电极的一部分）的沟槽152（电路径）。这对应于目标专利中图案化到顶部电极的电路径（如沟槽764）。因此，该技术特征被对比文件直接公开。 |
| **技术特征R**：及用导电材料填充所述电路径。《直接公开》 | 第[0049]段：“...the via trenches 156 and second conductive line trenches 152 are filled with a conductive material to form second conductive lines 158 and vias 160...” | 对比文件明确公开了用导电材料填充沟槽152（电路径）以形成第二导电线路158。因此，该技术特征被对比文件直接公开。 |
| **技术特征S**：其中图案化所述电路径包含图案化沟槽。《直接公开》 | 第[0042]段：“A first damascene process is used to pattern second conductive lines in the fourth insulating layer 144.” 第[0044]段提及“second conductive line trenches 152”。 | 对比文件明确使用了镶嵌工艺，通过图案化第四绝缘层144形成“沟槽(trenches)”152来定义第二导电线路的位置。因此，该技术特征被对比文件直接公开。 |
| **技术特征T**：其中图案化所述电路径进一步包含图案化通孔。《直接公开》 | 第[0042], [0046]-[0047]段描述了同时或分别图案化通孔156(via pattern)和第二导电线路沟槽152。 | 对比文件明确描述了图案化通孔156（例如，图10，13-14），这些通孔用于连接第二导电线路158和下方的第一导电线路114。因此，该技术特征被对比文件直接公开。 |
| **技术特征U**：其进一步包含在填充所述电路径之后沉积顶部顶盖层。《未公开》 | 对比文件未描述在填充沟槽152形成第二导电线路158之后，再沉积一个“顶部顶盖层”。 | 目标专利说明书第[0046]段提及“可将顶盖膜(未图示)沉积于晶片及/或裸片上”，这是在填充电路径（通孔/沟槽）之后的步骤。对比文件在完成第二导电线路158的形成后（图16），仅提及“Subsequent processing is then performed...”，并未明确描述沉积额外的顶部顶盖层。该特征是对比文件未公开的附加工艺步骤。因此，该技术特征未被对比文件公开。 |
| **技术特征V**：其中同一掩模产生用于图案化所述第二电极层且图案化所述第一电极层的图案。《未公开》 | 对比文件中，图案化底部电极（第一电极层）使用的是绝缘硬掩模134（见图5-6），而图案化第二导电线路（第二电极层）使用的是不同的光刻胶图案146（见图10）。 | 目标专利权利要求特征V限定了使用同一掩模来图案化第一电极层和第二电极层，这是其简化工艺的一个可能实施例。对比文件的工艺中，图案化底部电极和图案化顶部导电线路（第二电极）使用的是完全不同的掩模和图案化步骤，没有公开或暗示使用同一掩模。因此，该技术特征未被对比文件公开。 |
| **技术特征W**：其中沉积顶盖层包含：在制造所述磁性装置之后且在沉积所述第一电介质层之前清洁所述磁性装置《未公开》 | 对比文件未描述在沉积绝缘硬掩模134（可对应第一顶盖层）或缓冲绝缘层140之前，对图案化的磁性堆栈材料124进行专门的“清洁”步骤。 | 目标专利说明书第[0036]段和第[0039]段详细描述了在沉积顶盖层之前或之后，通过溅射清洁（原位溅镀工艺）清洁MTJ表面的步骤，以防止氧化和移除污染物。对比文件的工艺中未提及此类在关键层沉积前进行的专门清洁步骤。因此，该技术特征未被对比文件公开。 |
| **技术特征X**：及在清洁所述磁性装置之后将第一顶盖层沉积于所述磁性装置上。《未公开》 | 同上，对比文件未描述“清洁磁性装置”的步骤，因此“在清洁之后沉积第一顶盖层”这一组合步骤也未被公开。 | 由于作为前提的“清洁”步骤（技术特征W）未被对比文件公开，因此这个包含清洁和沉积顺序的特定组合步骤也未被公开。对比文件仅公开了沉积绝缘硬掩模134，但未提及此前有清洁步骤。 |
| **技术特征Y**：其进一步包含将所述磁性装置集成于以下各者中的至少一者中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元及计算机。《未公开》 | 对比文件未提及将所制造的MRAM器件集成到任何具体的终端产品（如音乐播放器、通信装置等）中。 | 对比文件专注于MRAM器件本身的制造工艺和结构，其应用背景是通用的半导体存储器。目标专利权利要求特征Y限定了将磁性装置集成到一系列具体的消费电子或计算设备中，这是一个非常具体的应用限定。对比文件的说明书没有公开或暗示这种具体的应用场景。因此，该技术特征未被对比文件公开。 |
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