对比文件名称：2008-01-03_US2008001645A_发明申请_US20080001645A1 PHASE SHIFTER
目标专利名称：在反馈回路中具有占空比调整的分频器CN105324938B
本次调用模型名称：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：多个除法器电路(610a, 610k)，耦合在反馈回路中，并且每个除法器电路被配置为接收在第一频率的时钟信号并且提供在第二频率的至少一个分割的信号，所述第二频率是所述第一频率的分数。<br>**《直接公开》** | 在说明书第[0038]段及图1中：“...the dividing circuit 10 is a master-slave type T-flipflop where a master D latch 11 and a slave D latch 12 are connected in series. ... a clock signal C obtained by filtering the input clock signal CLK through a high-pass filter (HPF) 13 ... is input to a the G input (GP) of the slave D latch 12. ... an inverted clock signal CB ... is input to a the G input (GP) of the master D latch 11.”<br>在说明书第[0005]段：“Thus, a divided signal having a frequency of ½ of the clock signal CLK is obtained at the Q output (QP) of the slave D latch 72.” | 对比文件公开的分频电路10（对应目标专利的除法器电路）由主从D锁存器11和12串联构成，这是一个典型的触发器结构，其本身即构成一个耦合在反馈回路中的除法器（例如，图1中从锁存器12的QN输出反馈至主锁存器11的D输入）。该电路接收输入时钟信号CLK/C（第一频率），并在锁存器的输出端（如MQ, MQB, SQ, SQB）提供频率为输入时钟频率一半的信号（第二频率）。因此，本领域技术人员能够毫无疑义地确定对比文件公开了技术特征A。 |
| **技术特征B**：以及多个占空比调整电路(620a, 620k)，每个占空比调整电路在所述反馈回路内耦合到相应的除法器电路，<br>**《未公开》** | 对比文件中未记载在反馈回路内耦合到除法器（锁存器）的、用于调整分割信号占空比的独立电路。对比文件中的HPF 13（高通滤波器）位于分频电路10的输入前端，用于处理输入时钟信号CLK/CLKB，其作用在于通过改变输入时钟的波形（衰减低频分量）来间接影响最终输出信号的相位差，而非在反馈回路内对锁存器输出的分割信号进行占空比调整。 | 目标专利的占空比调整电路是设置在反馈回路内部、直接对锁存器输出的分割信号进行占空比调整的独立功能模块（如图3中的320a, 320b）。对比文件的HPF 13位于整个分频电路（由锁存器11、12构成）的输入前端，属于预处理单元，其调整对象是原始的输入时钟信号，而非锁存器之间交换的分割信号。两者在电路中的位置、作用对象及技术手段上均存在本质区别。因此，对比文件没有公开技术特征B。 |
| **技术特征C**：并且被配置为调整由所述多个除法器电路中的一个除法器电路提供的所述至少一个分割的信号的占空比并且向所述多个除法器电路中的另一个除法器电路提供至少一个占空比调整的信号，<br>**《未公开》** | 对比文件中未记载具有上述配置和功能的电路。HPF 13的功能是“deform a waveform of an input differential clock signal”（说明书第[0017]段），即通过其频率响应特性改变输入时钟CLK/CLKB的波形（幅度衰减），以补偿因占空比非50%导致的输出相位误差。它并不“接收”一个锁存器的输出信号、“调整”其占空比后“提供”给另一个锁存器。 | 目标专利的核心之一在于占空比调整电路在反馈回路内接收一个锁存器的分割信号，主动调整其占空比后，再将此调整后的信号作为反馈信号或输入信号提供给另一个锁存器（如图3中Iadjp提供给锁存器310b）。对比文件的HPF 13处理的是外部输入的原始时钟，其输出（C, CB）直接作为两个锁存器的时钟输入，并未介入锁存器之间的信号交互路径以调整分割信号的占空比。两者技术方案不同。 |
| **技术特征D**：其中所述反馈回路被配置为使所述多个占空比调整电路中的最后一个占空比调整电路将其占空比调整的信号提供给所述多个除法器电路中的第一个除法器电路，<br>**《未公开》** | 对比文件中未记载占空比调整电路。其反馈回路仅由锁存器之间的直接连接构成，例如图1中从锁存器12的QN输出直接反馈至主锁存器11的D输入。 | 技术特征D描述了包含占空比调整电路的特定反馈回路连接方式。由于对比文件根本不存在占空比调整电路，因此自然也谈不上其最后一个占空比调整电路向第一个除法器电路提供信号这种配置。该特征未被公开。 |
| **技术特征E**：其中所述多个除法器电路中的至少一个除法器电路的元件在非反相输入和反相输入处接收所述时钟信号，以在耦合节点处提供输出。<br>**《隐含公开》** | 在说明书第[0039]段及图3中：“The master D latch 11 of FIG. 3 is composed of n-channel MOS transistors M3 to M8... the gates of the transistors M3 and M4 are connected to the G input (GP) terminal and the inverting G input (GN) terminal, respectively. ... The drains of the transistors M7 and M8 are connected to the power supply VDD through the resistor R14 and to the base of the transistor M6. Further, the drains of the transistors M7 and M8 are connected to the Q output (Q) terminal.” | 对比文件图3公开的D锁存器（作为除法器电路的基本元件）明确具有GP（非反相时钟输入）和GN（反相时钟输入），用于接收差分时钟信号。其输出（如Q）由晶体管M7和M8的漏极在耦合节点（通过电阻R14连接到VDD的节点）提供。虽然“耦合节点”一词未在对比文件中明确出现，但本领域技术人员根据图3的电路图可以毫无疑义地理解，晶体管的漏极连接点即为提供输出的耦合节点。因此，技术特征E被对比文件隐含公开。 |
| **技术特征F**：所述多个除法器电路包括：第一锁存器(310a)，被配置为接收所述时钟信号并且提供第一分割的信号<br>**《直接公开》** | 在说明书第[0038]段及图1中：“the dividing circuit 10 is a master-slave type T-flipflop where a master D latch 11 and a slave D latch 12 are connected in series. ... a clock signal C ... is input to ... the slave D latch 12. ... an inverted clock signal CB ... is input to ... the master D latch 11.” 以及第[0007]段描述了从锁存器输出信号。 | 对比文件的分频电路10明确包括两个锁存器：主D锁存器11和从D锁存器12。其中，主D锁存器11接收时钟信号CB（经HPF处理后的反相时钟），并提供输出信号（例如到MQ，被视为第一分割信号）。这直接对应于目标专利的第一锁存器及其功能。 |
| **技术特征G**：以及第二锁存器(310b)，被配置为接收所述时钟信号并且提供第二分割的信号。<br>**《直接公开》** | 同上，从D锁存器12接收时钟信号C，并提供输出信号（例如到SQ，被视为第二分割信号）。这直接对应于目标专利的第二锁存器及其功能。 | |
| **技术特征H**：所述多个占空比调整电路包括：第一占空比调整电路(320a)，被配置为从所述第一锁存器接收所述第一分割的信号并且向所述第二锁存器提供第一占空比调整的信号<br>**《未公开》** | 对比文件中未记载从锁存器接收信号、调整其占空比后再提供给另一个锁存器的电路模块。锁存器之间的连接是直接的（QN反馈至D），或通过HPF 13处理的时钟信号是独立的输入。 | 同技术特征B和C的论述，对比文件缺乏在反馈回路内对分割信号进行占空比调整的独立功能电路。因此，特征H未被公开。 |
| **技术特征I**：以及第二占空比调整电路(320b)，被配置为从所述第二锁存器接收所述第二分割的信号并且向所述第一锁存器提供第二占空比调整的信号。<br>**《未公开》** | 同上，对比文件中不存在此类电路。 | 同技术特征H，该特征未被公开。 |
| **技术特征J**：所述第一占空比调整电路包括：反相器(434)，被配置为接收可调整偏置电流并且提供具有基于所述可调整偏置电流确定的可调整占空比的所述第一占空比调整的信号。<br>**《未公开》** | 对比文件中完全没有涉及利用反相器并通过调整其偏置电流来改变信号占空比的技术内容。其波形调整是通过HPF的频响特性实现的。 | 目标专利通过可调偏置电流控制反相器转换速率，从而精细调整信号占空比。对比文件采用完全不同的技术手段（HPF滤波）来影响输出相位，未公开反相器与可调偏置电流相结合的占空比调整方案。 |
| **技术特征K**：所述第一占空比调整电路还包括：占空比控制器(436)，被配置为接收占空比控制信号并且提供用于所述反相器的所述可调整偏置电流。<br>**《未公开》** | 对比文件中未记载任何占空比控制器。其第二实施例（图9）中的相位差检测电路23用于检测输出相位差并控制可变电容，以补偿相位误差，这与接收占空比控制信号并控制反相器偏置电流的占空比控制器在功能和结构上均不同。 | 由于对比文件未公开技术特征J（反相器与可调偏置电流），因此作为其配套控制单元的特征K自然也未被公开。 |
| **技术特征L**：所述占空比控制器包括：查找表(532)，被配置为接收所述占空比控制信号并且提供至少一个控制信号<br>**《未公开》** | 对比文件中未提及查找表。 | 该特征为占空比控制器的具体实现方式之一。由于特征K（占空比控制器）未被公开，其特征L更不可能被公开。 |
| **技术特征M**：以及偏置电流生成器(534)，被配置为接收所述至少一个控制信号并且提供用于所述反相器的所述可调整偏置电流。<br>**《未公开》** | 对比文件中未提及偏置电流生成器。 | 该特征为占空比控制器的另一具体实现方式。同样，由于特征K、J均未被公开，特征M也不可能被公开。 |
| **技术特征N**：所述第一锁存器被配置为进一步接收所述第二占空比调整的信号并且提供所述第一分割的信号。<br>**《未公开》** | 对比文件中，主锁存器11的D输入接收的是从锁存器12的QN输出信号（见图1反馈路径），这是一个未经占空比调整电路处理的分割信号。 | 目标专利中，第一锁存器接收的是“第二占空比调整的信号”（即经过占空比调整电路320b处理后的Qadjp/Qadjn）。对比文件中第一锁存器接收的是未经占空比调整的原始反馈信号。两者接收的信号性质不同，该特征未被公开。 |
| **技术特征O**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。<br>**《直接公开》** | 在说明书第[0038]段及图1中：“an inverting Q output (QN) of the slave D latch 12 is feedback-connected to a D input (DP) of the master D latch 11.” | 对比文件明确公开了从锁存器12的QN输出（可视为第二分割信号）反馈连接到主锁存器11的D输入。主锁存器11接收此信号后，结合时钟在其输出提供第一分割信号（如MQ）。这与技术特征O的描述完全一致。 |
| **技术特征P**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。<br>**《直接公开》** | 此特征与技术特征O的文字描述完全相同。基于相同的对比文件内容（见特征O引用），其也被直接公开。 | |
| **技术特征Q**：所述第一锁存器和所述第二锁存器以及所述第一占空比调整电路和所述第二占空比调整电路被配置为执行除以2，并且所述第二频率是所述第一频率的一半。<br>**《未公开》** | 对比文件公开了第一和第二锁存器（主从D锁存器）执行除以2，第二频率是第一频率的一半（见特征A、F、G的论述）。但未公开第一和第二占空比调整电路。 | 技术特征Q是一个整体性特征，要求锁存器与占空比调整电路共同配置以执行除以2。对比文件只公开了锁存器执行除以2的部分，而未公开占空比调整电路的存在及其在除以2功能中的配置。因此，该整体特征未被公开。 |
| **技术特征R**：所述第一分割的信号包括同相分割的信号，并且所述第二分割的信号包括正交分割的信号。<br>**《直接公开》** | 在说明书第[0007]段：“...a phase of an output signal at the terminal MQ for the Q output (QP) of the master D latch 71 is set to 0 degrees as a reference phase angle... a phase of an output signal at the terminal SQ for the Q output (QP) of the slave D latch 72 is set to 90 degrees...” | 对比文件明确其分频器输出四相信号，其中主锁存器输出（如MQ，0度）和从锁存器输出（如SQ，90度）之间存在90度相位差，即正交关系。这直接对应于目标专利中同相（I）和正交（Q）分割信号的定义。 |
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