对比文件名称：2009-05-06_EP2056459A_发明公开_EP2056459A1 Frequency divider and method for frequency division
目标专利名称：在反馈回路中具有占空比调整的分频器CN105324938B
模型名称：专利创造性评估
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **A: 多个除法器电路(610a，610k)，耦合在反馈回路中，并且每个除法器电路被配置为接收在第一频率的时钟信号并且提供在第二频率的至少一个分割的信号，所述第二频率是所述第一频率的分数** <br>**《隐含公开》** | 说明书第[0027]段：“In one exemplary embodiment, a frequency divider comprises a first and a second triggered delay element FF1, FF2... The clock input C1, C2 of each of the delay elements of the cascade is coupled to the reference frequency input FIN.” 图1、图2。 | 对比文件公开了包含多个（第一、第二、第三...）触发延迟元件（FF1， FF2， FF3...）的频率分频器。这些延迟元件级联耦合，构成了一个反馈回路（例如，图1中FF2的输出通过INV1和直接连接反馈到FF1的输入；图2中形成级联反馈结构）。每个延迟元件的时钟输入（C1, C2...）都耦合到参考频率输入FIN，用于接收第一频率的输入时钟信号fref（见说明书[0030]段及图3）。每个延迟元件在其数据输出（Q1， Q2...）提供数据信号（q1， q2...），这些信号的频率是输入频率的分数（例如，图3所示实现三分频，输出信号fout的频率为fref的1/3）。因此，对比文件隐含公开了多个延迟元件（其作用相当于除法器电路）耦合在反馈回路中，接收第一频率时钟并输出第二频率（第一频率的分数）的分割信号。 |
| **B: 以及多个占空比调整电路(620a，620k)，每个占空比调整电路在所述反馈回路内耦合到相应的除法器电路** <br>**《隐含公开》** | 说明书第[0027]段：“...wherein one input of said data input and said trigger control input is coupled to the clock output by first inverting means INV1... the data output Q1... is coupled to... the trigger control input PH2 of the second delay element by second inverting means INV2.” 图1、图2。 | 对比文件公开了在反馈回路内设置有反相装置（INV1， INV2， INV3...），例如图1中的INV1和INV2。这些反相装置（INV1， INV2）分别耦合到相应的延迟元件（FF1， FF2）的输入端（数据输入D1或触发控制输入PH2）。根据说明书[0016]段，这些反相装置可以是基于晶体管的逆变器电路。在反馈回路中，这些逆变器的存在改变了信号路径的相位或逻辑状态，其作用会影响信号波形。虽然对比文件未明确将其称为“占空比调整电路”，且其主要设计目的是通过交替触发上升沿和下降沿来实现奇数分频和平衡占空比（见[0009]段），但本领域技术人员能够理解，在反馈回路中设置可改变信号传输特性的电路（如逆变器），其效果必然包含对回路中信号波形（包括占空比特性）的调整或影响。因此，这些位于反馈回路内并耦合到相应延迟元件的反相装置，隐含公开了“占空比调整电路”的特征。 |
| **C: 并且被配置为调整由所述多个除法器电路中的一个除法器电路提供的所述至少一个分割的信号的占空比并且向所述多个除法器电路中的另一个除法器电路提供至少一个占空比调整的信号** <br>**《隐含公开》** | 说明书第[0024]段：“As the selection signals switch their state together with the respective input data signals... a forwarding of the input states is triggered for different types of clock edges at succeeding trigger instants. This results in an odd number of clock edges between two trigger instants and, therefore, to an odd division ratio. As the triggering at rising and falling clock edges is performed symmetrically, a duty cycle of a clock signal at the output of the delay elements is balanced to a value of 50%.” 图1。 | 对比文件明确其发明目的在于获得平衡的50%占空比（见[0005]、[0024]段）。通过反馈回路中的反相装置（INV1， INV2等）和延迟元件的特定连接（如FF1的PH1直接连接，D1通过INV1连接；FF2的D2直接连接，PH2通过INV2连接），使得选择信号与输入数据信号状态切换协同，从而交替触发上升沿和下降沿，最终实现输出信号占空比的平衡（调整至50%）。例如，来自FF1的分割信号q1，经过INV2调整（反相）后作为选择信号提供给FF2的PH2，影响了FF2的触发边沿，进而影响了最终输出fout的占空比。这一过程实质上就是通过反馈回路内的电路（反相装置）调整了一个除法器电路（FF1）输出的分割信号（q1）的某些特性（在此为逻辑状态/相位，其直接影响后续电路对信号边沿的选择，从而影响占空比），并将调整后的信号（反相后的q1）提供给了另一个除法器电路（FF2）。因此，该技术特征被对比文件隐含公开。 |
| **D: 其中所述反馈回路被配置为使所述多个占空比调整电路中的最后一个占空比调整电路将其占空比调整的信号提供给所述多个除法器电路中的第一个除法器电路** <br>**《直接公开》** | 说明书第[0027]段及图1：“The data input D1 of the first delay element FF1 is coupled to a clock output FOUT by first inverting means INV1. The clock output FOUT is further coupled to the trigger control input PH1 of the first delay element FF1 directly... The data output Q2 of the second delay element FF2 is coupled to the clock output FOUT.” | 在对比文件图1的实施例中，反馈回路包含两个延迟元件（FF1， FF2）和两个反相装置（INV1， INV2）。最后一个反相装置是INV1（若将FF2视为最后一个除法器电路，则其输出fout直接和通过INV1反馈）。INV1将其输出（即对输出信号fout进行反相调整后的信号）提供给了第一个延迟元件FF1的数据输入D1。同时，输出信号fout也直接提供给了FF1的触发控制输入PH1。这清楚地展示了反馈回路的配置使得最后一个调整电路（INV1）将其调整后的信号提供给了第一个除法器电路（FF1）。因此，该技术特征被对比文件直接公开。 |
| **E: 其中所述多个除法器电路中的至少一个除法器电路的元件在非反相输入和反相输入处接收所述时钟信号，以在耦合节点处提供输出。** <br>**《隐含公开》** | 说明书第[0035]段及图4：“The auxiliary delay elements AF1, AF2 each have an auxiliary data input AD1, AD2, a clock input AC1, AC2... The clock input AC1 of the first auxiliary delay element AF1 is coupled to the clock input C1 of the trigger delay element FF1 directly, whereas the clock input AC2 of the second auxiliary delay element AF2 is coupled to the clock input C1 by auxiliary inverting means AI.” | 对比文件图4公开了触发延迟元件FF1的内部结构，其包含两个辅助延迟元件AF1和AF2。AF1的时钟输入AC1直接连接到FF1的时钟输入C1，而AF2的时钟输入AC2通过辅助反相装置AI连接到C1。这意味着，AF1在其时钟输入端接收原时钟信号（可视为非反相输入），而AF2通过AI接收反相后的时钟信号（可视为反相输入）。这两个辅助延迟元件AF1和AF2的输出（AQ1, AQ2）在后续的选择器MUX处耦合（其输出QS即FF1的输出Q1）。虽然该结构是单个延迟元件（作为除法器电路的组成部分）内部的细节，且“耦合节点”在目标专利中可能特指gm单元410的输出节点X，但本领域技术人员可以理解，对比文件公开的是一种在元件级别接收非反相和反相时钟信号以产生输出的电路配置思想。这种思想可以应用于构建除法器电路。因此，该技术特征被对比文件隐含公开。 |
| **F: 所述多个除法器电路包括：第一锁存器(310a)，被配置为接收所述时钟信号并且提供第一分割的信号** <br>**《隐含公开》** | 说明书第[0027]段：“a first and a second triggered delay element FF1, FF2... The clock input C1, C2 of each of the delay elements... is coupled to the reference frequency input FIN.” 图1、图3。 | 对比文件中的“触发延迟元件”（triggered delay element）FF1、FF2等，其功能是在时钟边沿触发下锁存并转发输入数据的状态（见[0023]段），这本质上是一种锁存功能。说明书[0037]段也指出辅助延迟元件可以包含传统的D触发器电路。因此，这些延迟元件可以被视为锁存器。第一延迟元件FF1接收时钟信号fref（通过C1），并在其数据输出Q1提供第一数据信号q1（见图3），该信号q1是输入时钟fref的分频信号。因此，对比文件隐含公开了第一锁存器（FF1）接收时钟信号并提供第一分割信号（q1）。 |
| **G: 以及第二锁存器(310b)，被配置为接收所述时钟信号并且提供第二分割的信号。** <br>**《隐含公开》** | 同上。 | 基于与特征F相同的理由，对比文件中的第二延迟元件FF2同样是接收时钟信号fref（通过C2）的触发延迟元件（锁存器），并在其数据输出Q2提供第二数据信号q2（即输出信号fout，见图3），该信号也是输入时钟的分频信号。因此，对比文件隐含公开了第二锁存器（FF2）接收时钟信号并提供第二分割信号（q2/fout）。 |
| **H: 所述多个占空比调整电路包括：第一占空比调整电路(320a)，被配置为从所述第一锁存器接收所述第一分割的信号并且向所述第二锁存器提供第一占空比调整的信号** <br>**《隐含公开》** | 说明书第[0027]段及图1：“The data output Q1 of the first delay element FF1 is coupled to... the trigger control input PH2 of the second delay element FF2 by second inverting means INV2.” | 对比文件中，第二反相装置INV2从第一延迟元件FF1（第一锁存器）的数据输出Q1接收第一分割信号q1。INV2的输出（即对q1反相调整后的信号）提供给了第二延迟元件FF2（第二锁存器）的触发控制输入PH2。虽然INV2在对比文件中被标注为“反相装置”（inverting means），且其直接输出连接的是PH2而非数据输入D2（D2是直接连接），但根据特征C的论述，其在反馈回路中的作用包含了调整信号特性以影响占空比。因此，INV2可以被视为一个从第一锁存器接收信号并向第二锁存器提供调整后信号的电路，即隐含公开了“第一占空比调整电路”。 |
| **I: 以及第二占空比调整电路(320b)，被配置为从所述第二锁存器接收所述第二分割的信号并且向所述第一锁存器提供第二占空比调整的信号。** <br>**《隐含公开》** | 说明书第[0027]段及图1：“The data input D1 of the first delay element FF1 is coupled to a clock output FOUT by first inverting means INV1. The clock output FOUT is... coupled to the data output Q2 of the second delay element FF2.” | 对比文件中，第一反相装置INV1从第二延迟元件FF2（第二锁存器）的数据输出Q2接收第二分割信号fout（q2）。INV1的输出（即对fout反相调整后的信号）提供给了第一延迟元件FF1（第一锁存器）的数据输入D1。同理，INV1在反馈回路中的作用包含了调整信号特性以影响占空比。因此，INV1可以被视为一个从第二锁存器接收信号并向第一锁存器提供调整后信号的电路，即隐含公开了“第二占空比调整电路”。 |
| **J: 所述第一占空比调整电路包括：反相器(434)，被配置为接收可调整偏置电流并且提供具有基于所述可调整偏置电流确定的可调整占空比的所述第一占空比调整的信号。** <br>**《未公开》** | 无相应内容。 | 对比文件确实公开了反相装置（如INV1， INV2），并指出其可以是晶体管基逆变器电路（见[0016]、[0040]段）。然而，对比文件完全没有提及这些反相器的偏置电流是可调整的，更没有公开通过调整偏置电流来确定输出信号占空比的机制。对比文件中占空比的平衡（调整至50%）是通过电路拓扑结构（交替触发边沿）实现的，是一个固定的、被动的结果，而非通过主动控制某个元件的偏置电流来动态调整占空比。因此，对比文件既未直接公开也未隐含公开“反相器接收可调整偏置电流以确定可调整占空比”这一具体技术特征。 |
| **K: 所述第一占空比调整电路还包括：占空比控制器(436)，被配置为接收占空比控制信号并且提供用于所述反相器的所述可调整偏置电流。** <br>**《未公开》** | 无相应内容。 | 如上所述，对比文件未公开可调整偏置电流， consequently，也必然没有公开用于产生这种可调整偏置电流的“占空比控制器”以及接收“占空比控制信号”的特征。目标专利中占空比控制器是用于主动、动态控制占空比的关键部件，在对比文件中不存在。 |
| **L: 所述占空比控制器包括：查找表(532)，被配置为接收所述占空比控制信号并且提供至少一个控制信号** <br>**《未公开》** | 无相应内容。 | 对比文件未涉及任何形式的查找表（LUT）结构用于占空比控制。 |
| **M: 以及偏置电流生成器(534)，被配置为接收所述至少一个控制信号并且提供用于所述反相器的所述可调整偏置电流。** <br>**《未公开》** | 无相应内容。 | 对比文件未涉及任何用于生成可调偏置电流的“偏置电流生成器”。 |
| **N: 所述第一锁存器被配置为进一步接收所述第二占空比调整的信号并且提供所述第一分割的信号。** <br>**《直接公开》** | 说明书第[0027]段及图1：“The data input D1 of the first delay element FF1 is coupled to a clock output FOUT by first inverting means INV1... The clock output FOUT is further coupled to the trigger control input PH1 of the first delay element FF1 directly.” | 对比文件图1明确显示，第一延迟元件FF1（第一锁存器）的数据输入D1接收了来自INV1的信号（即第二占空比调整的信号），同时其触发控制输入PH1直接接收了输出信号fout（其来自FF2，也可视为与第二占空比调整的信号相关的信号）。FF1基于这些输入信号在其输出Q1提供第一分割信号q1。因此，该技术特征被对比文件直接公开。 |
| **O: 所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。** <br>**《直接公开》** | 同上。 | 对比文件图1明确显示，第一延迟元件FF1（第一锁存器）的触发控制输入PH1直接耦合到时钟输出FOUT，而FOUT又耦合到第二延迟元件FF2（第二锁存器）的数据输出Q2。因此，FF1确实从第二锁存器FF2接收了第二分割的信号（fout/q2）。FF1基于此信号（以及其他输入）提供第一分割信号q1。因此，该技术特征被对比文件直接公开。 |
| **P: 所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。** <br>**《直接公开》** | 同上。 | 此特征描述与特征O完全相同。基于相同的对比文件内容（图1及[0027]段），该技术特征被对比文件直接公开。 |
| **Q: 所述第一锁存器和所述第二锁存器以及所述第一占空比调整电路和所述第二占空比调整电路被配置为执行除以2，并且所述第二频率是所述第一频率的一半。** <br>**《未公开》** | 说明书第[0030]段：“With the frequency divider comprising N triggered delay elements, an odd division ratio of 2N-1 can be achieved...” 图3。 | 对比文件明确且反复强调其发明涉及**奇数**分频比（odd division ratio），例如图3所示实施例实现的是三分频（除以3），第二频率是第一频率的1/3。说明书[0030]段概括为分频比是2N-1（奇数）。目标专利权利要求Q明确限定为“执行除以2”，即偶数分频，且第二频率是第一频率的一半。这与对比文件公开的技术方案（奇数分频）在分频比这一根本目的和效果上不同。因此，对比文件没有公开“除以2”和“频率一半”的特征。 |
| **R: 所述第一分割的信号包括同相分割的信号，并且所述第二分割的信号包括正交分割的信号。** <br>**《未公开》** | 说明书第[0047]段：“...complex frequency signals with in-phase and quadrature components, short I/Q components, can be generated by a frequency synthesizer having two different frequencies.” | 对比文件在说明书[0047]段描述了一个频率合成器的应用，其中提到可以生成具有同相(I)和正交(Q)分量的复杂频率信号。然而，这是通过后续的“Johnson divider”（约翰逊分频器，FD2， FD4）对已经分频后的信号进行处理来实现I/Q生成。在对比文件的核心分频器部分（即FF1， FF2等构成的奇数分频器），其输出的信号（如q1， fout）本身并不被描述为同相或正交信号。该分频器的目的是获得单个的、占空比平衡的时钟信号，而非生成一对具有90度相位差的同相和正交信号。因此，对比文件没有公开其第一、第二分割信号本身分别是同相和正交信号。 |
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