**对比文件名称**：发明授权_US08193094B2 Post CMP planarization by cluster ION beam etch
**目标专利名称**：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
**本次调用模型名称**：GPT-4
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：包括：衬底，包括具有顶表面的本体** <br>**《直接公开》** | 第[0023]段：“FIG. 1A shows a semiconductor device region 100 on a substrate 101...”；第[0056]段：“FIG. 5A shows a device region 500 on a substrate 501...” | 对比文件全文多处描述了在“substrate”（衬底）上制造器件，例如图1A、5A所示。衬底作为半导体器件的基础承载结构，其必然包括具有顶表面的本体。因此，本领域技术人员能够毫无疑义地得出对比文件公开了“包括衬底”这一技术特征。 |
| **技术特征B：FET器件，包括：源极，设置在所述衬底中** <br>**《未公开》** | 无 | 对比文件主要涉及半导体制造中的平面化工艺，特别是化学机械抛光(CMP)后的簇离子束(GCIB)蚀刻。虽然文件提及了FinFET技术（例如第[0056]段），但其描述焦点在于多晶硅层的平面化工艺，并未具体描述FET器件的完整结构，特别是未提及“源极”这一有源区的构成部分及其在衬底中的设置。因此，对比文件既未直接公开也未隐含公开此特征。 |
| **技术特征C：FET器件，包括：漏极，设置在所述衬底中** <br>**《未公开》** | 无 | 与特征B同理，对比文件未描述FET器件中“漏极”这一有源区的构成部分及其在衬底中的设置。因此，对比文件既未直接公开也未隐含公开此特征。 |
| **技术特征D：FET器件，包括：有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间** <br>**《未公开》** | 第[0049]段：“FIG. 4A shows a cross-sectional view of a device area 400 with two gate structures 401a, 401b...”；第[0050]段：“...the gate stacks 403a, 403b may include a gate dielectric layer 430... and a dummy gate layer 435, which is made of a conductive material, such as polysilicon.” | 对比文件提到了“gate structures”（栅极结构）和“dummy gate layer”（伪栅极层），但其上下文是描述在替换栅(RPG)工艺中，需要通过CMP和GCIB蚀刻去除栅极结构上方的介质层以暴露伪栅极层（见第[0052]-[0055]段）。文件并未描述一个功能完整的“有源栅极”，也未提及该栅极形成在源极和漏极之间以控制沟道。因此，对比文件中的“gate structures”或“dummy gate layer”在作用（作为被替换的临时结构）和上下文（与源/漏极的关系）上，均不同于目标专利中控制沟道的有源栅极。 |
| **技术特征E：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度** <br>**《未公开》** | 第[0024]-[0026]段描述了形成浅沟槽隔离(STI)结构：在衬底上形成浅沟槽(102,103)，然后填充介质层(122)以形成STI结构(132,133)。 | 对比文件确实公开了在衬底中形成隔离结构（如STI）。然而，对比文件：1. 未使用“扩散中断”这一术语，其STI是用于器件间的电隔离，目标专利的“扩散中断”（如SDB）是更具体的隔离结构类型；2. 更重要的是，对比文件完全没有提及任何“源极”或“漏极”的深度，更未描述源/漏极深度因其与隔离结构的邻近关系而产生的差异。该深度差异是目标专利用于解决因外延生长不均匀导致注入深度不同、进而影响栅极控制这一特定技术问题的关键。对比文件的STI结构仅用于提供隔离和作为工艺中的停止层，其作用完全不同。 |
| **技术特征F：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。** <br>**《未公开》** | 第[0050]段提及“dummy gate layer”；第[0052]段提及不同栅极结构的宽度差异：“...the larger gate width (or length) “Wa” of gate structure 401a than “Wb” of gate structure 401b...”。 | 1. **伪栅极**：对比文件提到的“dummy gate layer”是替换栅工艺中待被替换的临时导电层，其位于有源区上方，并非如目标专利所述“形成在扩散中断上方”用于隔离结构的伪栅极。两者位置和作用均不同。<br>2. **非对称宽度布局**：对比文件第[0052]段确实提到了栅结构401a的宽度“Wa”大于栅结构401b的宽度“Wb”，但这被描述为由于图案化过程中光刻胶残留导致的意外结果（“the result of un-developed photoresist”），且该宽度差异导致了后续CMP工艺的挑战。这并非有意设计的、为解决特定性能问题（如增加栅极控制、减小漏电流）而采取的“非对称有源栅极/伪栅极宽度布局”。目标专利是刻意使**同一单元内邻近的**伪栅极宽度小于有源栅极宽度，而对比文件描述的是**不同栅极结构之间**的宽度差异，且未明确其中一个为“伪栅极”。<br>3. **“栅极宽度余裕”**：对比文件完全没有提及任何关于有源栅极宽度与伪栅极宽度之间具有特定差值（栅极宽度余裕）的概念或设计。 |
| **技术特征G：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方** <br>**《未公开》** | 无 | 对比文件全文未提及“源极接触件”（source contact）。接触件属于器件后端互连结构，不在该对比文件关于前端平面化工艺的讨论范围内。 |
| **技术特征H：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。** <br>**《未公开》** | 无 | 对比文件全文未提及“漏极接触件”（drain contact）。此外，该特征详细定义了接触件相对于有源栅极和伪栅极的精确位置关系，以及距离差与栅极宽度余裕的数学关系（一半）。这是目标专利为优化布局、平衡栅极控制与漏电流而设计的非常具体的技术方案。对比文件完全未涉及任何相关内容。 |
| **技术特征I：其中所述有源栅极宽度为十五(15)纳米(nm)** <br>**《未公开》** | 无 | 对比文件未公开任何具体数值的有源栅极宽度。 |
| **技术特征J：其中所述伪栅极宽度为十三(13)nm** <br>**《未公开》** | 无 | 对比文件未公开任何具体数值的伪栅极宽度。 |
| **技术特征K：以及其中所述隔离余裕为一(1)nm。** <br>**《未公开》** | 无 | 对比文件未公开任何关于接触件与栅极之间距离差的“隔离余裕”概念及具体数值。 |
| **技术特征L：其中所述有源栅极宽度为十八(18)纳米(nm)** <br>**《未公开》** | 无 | 对比文件未公开任何具体数值的有源栅极宽度。 |
| **技术特征M：其中所述伪栅极宽度为十四(14)nm** <br>**《未公开》** | 无 | 对比文件未公开任何具体数值的伪栅极宽度。 |
| **技术特征N：以及其中所述隔离余裕为两(2)nm。** <br>**《未公开》** | 无 | 对比文件未公开任何关于接触件与栅极之间距离差的“隔离余裕”概念及具体数值。 |
| **技术特征O：其中所述栅极宽度余裕为至少两(2)纳米(nm)。** <br>**《未公开》** | 无 | 对比文件未公开任何关于有源栅极与伪栅极宽度之间差值的“栅极宽度余裕”概念及具体数值。 |
| **技术特征P：其中所述有源栅极宽度为十五(15)nm** <br>**《未公开》** | 无 | 对比文件未公开任何具体数值的有源栅极宽度。 |
| **技术特征Q：以及其中所述伪栅极宽度为十三(13)nm。** <br>**《未公开》** | 无 | 对比文件未公开任何具体数值的伪栅极宽度。 |
| **技术特征R：其中所述有源栅极宽度为十七(17)nm** <br>**《未公开》** | 无 | 对比文件未公开任何具体数值的有源栅极宽度。 |
| **技术特征S：以及其中所述伪栅极宽度为十四(14)nm。** <br>**《未公开》** | 无 | 对比文件未公开任何具体数值的伪栅极宽度。 |
| **技术特征T：其中所述栅极宽度余裕至少为四(4)纳米(nm)** <br>**《未公开》** | 无 | 对比文件未公开任何关于有源栅极与伪栅极宽度之间差值的“栅极宽度余裕”概念及具体数值。 |
| **技术特征U：以及其中所述有源栅极宽度为十八(18)nm。** <br>**《未公开》** | 无 | 对比文件未公开任何具体数值的有源栅极宽度。 |
| **技术特征V：被集成到集成电路(IC)中。** <br>**《直接公开》** | 第[0002]段：“The semiconductor integrated circuit (IC) industry has experienced rapid growth.”；第[0023]段：“...the substrate 101 is a semiconductor substrate (or semiconductor wafer).” | 对比文件开篇即明确其背景是半导体集成电路(IC)产业，并通篇描述在半导体衬底/晶圆上制造器件结构的工艺。因此，本领域技术人员能够毫无疑义地得出，对比文件所描述的工艺和结构最终是为了制造集成电路(IC)。该特征被直接公开。 |
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