对比文件的名称：发明授权_US08383485B2 Epitaxial process for forming semiconductor devices
目标专利的名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
本次调用的模型名称：GPT-4
根据目标专利说明书和权利要求，以及对比文件US08383485B2的内容，现进行技术特征比对分析如下：
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：包括：衬底，包括具有顶表面的本体** <br> **《直接公开》** | [0020]段：...a conventional semiconductor silicon substrate 20...<br>[0024]段：Substrate 20 may be any suitable material conventionally used for fabricating MOSFET transistors. | 对比文件明确公开了用于制造MOSFET晶体管的常规半导体硅衬底（substrate 20）。本领域技术人员可以毫无疑义地理解，该衬底必然包括具有顶表面的本体。该特征在对比文件中作为器件制造的基础承载结构，与目标专利中的作用相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征B：FET器件，包括：源极，设置在所述衬底中** <br> **《直接公开》** | [0051]段：...doped source and drain regions 76...<br>[0002]段：...dopant implanted source and drain regions (S/D) are formed in a silicon substrate... | 对比文件多次描述了在硅衬底中形成掺杂的源极和漏极区域（source and drain regions）。例如，在[0051]段描述了在凹槽中填充外延硅形成源/漏区，在[0002]段背景技术中也明确源/漏区形成在衬底中。因此，该技术特征被对比文件直接公开。 |
| **技术特征C：漏极，设置在所述衬底中** <br> **《直接公开》** | [0051]段：...doped source and drain regions 76...<br>[0002]段：...dopant implanted source and drain regions (S/D) are formed in a silicon substrate... | 同技术特征B，对比文件公开了在衬底中形成漏极区域。源极和漏极是FET器件的对称组成部分。因此，该技术特征被对比文件直接公开。 |
| **技术特征D：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间** <br> **《直接公开》** | [0020]段：...raised gate electrode pillars...<br>[0002]段：...raised or elevated conductive gate layer pillars... for forming gate electrodes. ... When a sufficiently high gate voltage is applied, an electrically conductive inversion layer or channel forms... The conductive channel extends between the source and the drain... | 对比文件公开了凸起的栅电极柱（gate electrode pillars），其由导电栅极层（如多晶硅）构成。当施加栅压时，其在源极和漏极之间形成导电沟道。这完全符合有源栅极的定义：一个具有宽度（由栅极柱的尺寸定义）并形成在源极和漏极之间以控制其间沟道导电性的结构。因此，该技术特征被对比文件直接公开。 |
| **技术特征E：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和**漏极中的不邻近所述扩散中断的一个的深度** <br> **《未公开》** | 对比文件全文未提及“隔离结构(isolation structure)”、“扩散中断(break)”、“单扩散中断(SDB)”或“双扩散中断(DDB)”。也未描述源极或漏极的深度差异，或这种深度差异与任何隔离元件之间的因果关系。 | 目标专利的该特征是其发明核心之一，旨在解决因邻近隔离结构（扩散中断）导致的外延生长不均匀，进而引起源/漏注入深度不同的问题。对比文件关注于通过预外延步骤避免栅极下方的空洞缺陷，其技术方案完全不涉及使用扩散中断进行器件隔离，也未提及源/漏深度存在差异。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征F：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。** <br> **《未公开》** | 对比文件全文未提及“伪栅极(dummy gate)”。对比文件中所有的栅极结构（栅电极柱）都是有源栅极，用于控制晶体管的开关。没有描述任何仅用于隔离、不具开关功能的伪栅极，更没有描述有源栅极与伪栅极之间的宽度差异（栅极宽度余裕）。 | 目标专利的该特征是其另一个核心发明点，即非对称有源栅极/伪栅极宽度布局。伪栅极是隔离结构的一部分，其宽度小于有源栅极。对比文件完全没有涉及伪栅极的概念或任何栅极宽度不对称的布局。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征G：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方** <br> **《未公开》** | [0054]段：...formation of the drain/source metal contacts 100 formed on source/drain regions 76... | 对比文件提到了在源极/漏极区域上形成金属接触（contacts 100）。然而，目标专利的该特征限定了源极接触件“邻近所述有源栅极”设置。对比文件未具体描述接触件相对于有源栅极（即栅电极柱）的精确位置关系。本领域技术人员无法从对比文件毫无疑义地得出或必然推断出源极接触件是“邻近有源栅极”设置的。因此，该技术特征未被直接公开。虽然对比文件公开了在源/漏区上形成接触件的一般概念，但缺少对特定位置关系的限定，因此也不构成隐含公开。 |
| **技术特征H：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。** <br> **《未公开》** | 对比文件未提及“伪栅极”，也未描述接触件设置在“有源栅极与伪栅极之间”的布局。更未涉及“第一距离”、“第二距离”、“隔离余裕”以及“隔离余裕为栅极宽度余裕的一半”这些由非对称栅极宽度布局衍生出的特定几何关系。 | 该技术特征详细限定了在非对称布局下，接触件相对于有源栅极和伪栅极的特定位置和距离关系。这些关系完全依赖于技术特征E和F所定义的隔离结构及非对称宽度。由于对比文件未公开伪栅极和非对称宽度，因此也不可能公开这些依赖于它们的衍生特征。该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征I：其中所述有源栅极宽度为十五(15)纳米(nm)** <br> **《未公开》** | 对比文件未给出任何具体的有源栅极宽度数值。 | 目标专利的该特征是具体数值限定。对比文件完全没有公开任何具体栅极宽度尺寸，特别是15 nm这一数值。因此，该技术特征未被公开。 |
| **技术特征J：其中所述伪栅极宽度为十三(13)nm** <br> **《未公开》** | 对比文件未提及“伪栅极”，更无其宽度数值。 | 该技术特征依赖于伪栅极的存在，而对比文件未公开伪栅极。因此，该技术特征未被公开。 |
| **技术特征K：以及其中所述隔离余裕为一(1)nm。** <br> **《未公开》** | 对比文件未涉及“隔离余裕”概念。 | 该技术特征是具体数值限定，且概念依赖于前述的非对称布局和接触件位置关系。对比文件未公开这些基础概念，因此该数值特征未被公开。 |
| **技术特征L：其中所述有源栅极宽度为十八(18)纳米(nm)** <br> **《未公开》** | 对比文件未给出任何具体的有源栅极宽度数值。 | 同技术特征I，该具体数值未被公开。 |
| **技术特征M：其中所述伪栅极宽度为十四(14)nm** <br> **《未公开》** | 对比文件未提及“伪栅极”，更无其宽度数值。 | 同技术特征J，该技术特征未被公开。 |
| **技术特征N：以及其中所述隔离余裕为两(2)nm。** <br> **《未公开》** | 对比文件未涉及“隔离余裕”概念。 | 同技术特征K，该技术特征未被公开。 |
| **技术特征O：其中所述栅极宽度余裕为至少两(2)纳米(nm)。** <br> **《未公开》** | 对比文件未提及“栅极宽度余裕”概念。 | “栅极宽度余裕”是非对称布局（特征F）的量化定义。由于对比文件未公开非对称布局，因此该量化范围也未被公开。 |
| **技术特征P：其中所述有源栅极宽度为十五(15)nm** <br> **《未公开》** | 对比文件未给出任何具体的有源栅极宽度数值。 | 同技术特征I，该具体数值未被公开。 |
| **技术特征Q：以及其中所述伪栅极宽度为十三(13)nm。** <br> **《未公开》** | 对比文件未提及“伪栅极”，更无其宽度数值。 | 同技术特征J，该技术特征未被公开。 |
| **技术特征R：其中所述有源栅极宽度为十七(17)nm** <br> **《未公开》** | 对比文件未给出任何具体的有源栅极宽度数值。 | 该具体数值未被公开。 |
| **技术特征S：以及其中所述伪栅极宽度为十四(14)nm。** <br> **《未公开》** | 对比文件未提及“伪栅极”，更无其宽度数值。 | 同技术特征J，该技术特征未被公开。 |
| **技术特征T：其中所述栅极宽度余裕至少为四(4)纳米(nm)** <br> **《未公开》** | 对比文件未提及“栅极宽度余裕”概念。 | 同技术特征O，该技术特征未被公开。 |
| **技术特征U：以及其中所述有源栅极宽度为十八(18)nm。** <br> **《未公开》** | 对比文件未给出任何具体的有源栅极宽度数值。 | 同技术特征L，该具体数值未被公开。 |
| **技术特征V：被集成到集成电路(IC)中。** <br> **《隐含公开》** | [0001]段：...a method for fabricating a semiconductor device such as a MOSFET.<br>[0005]段：As the size of IC chips continues to decrease... | 对比文件描述的是制造半导体器件（如MOSFET）的方法，而MOSFET是集成电路的基本构成元件。本领域技术人员阅读对比文件后，能够合理推断出根据该方法制造出的半导体器件将被用于或集成到集成电路（IC）中。因此，该技术特征被对比文件隐含公开。 |
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