**对比文件名称**：发明授权_US08239809B2 3-dimensional integrated circuit designing method
**目标专利名称**：具有用于3D集成电路的折叠块及复制引脚的知识产权块设计
**本次调用模型名称**：DeepSeek最新版本模型
## 特征比对表格 ##
| 技术特征描述及公开性判断结果 | 对比文件原文引用 (段落标号或位置) | 公开性论述 |
| **技术特征A**：《直接公开》<br>将具有一或多个电路组件的二维2D块折叠成具有多个层的三维3D块，其中所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中 | [0031]-[0034]段，图4A、4B：描述了通过折叠2D集成电路的布局来形成3D布局的方法。具体地，将临时布局区域分成子区域（subregions），然后将每个块（block）以子区域为单位交替折叠，以形成N层3D电路布局。折叠后，原始2D块中的电路组件（晶体管、互连线）自然分布到所形成的多个层中。 | 对比文件详细公开了一种3D集成电路设计方法，其核心步骤之一就是将原始的2D布局（对应于2D块）通过折叠（folding）的方式转化为具有多个层（N层）的3D布局。如图4A、4B所示，通过将每个块（由N个子区域构成）进行折叠，原始的2D电路被物理上分布到了不同的层上。这与目标专利特征A描述的“将2D块折叠成3D块，电路组件分布在多个层中”的技术方案完全相同。本领域技术人员能够毫无疑义地得出该技术特征。 |
| **技术特征B**：《隐含公开》<br>确定跨越所述3D块中的所述多个层可用的共享空间 | 未明确记载“确定共享空间”的步骤。 | 虽然对比文件没有明确记载“确定共享空间”这一步骤，但其技术方案必然涉及在折叠形成的多层结构中进行布局和互连。本领域技术人员能够理解，在将2D布局折叠成3D结构后，为了在不同层之间实现电连接（例如使用TSV），必须考虑和利用层与层之间在空间上的对应关系或可用的重叠区域。这种为了进行垂直互连而需要考虑的层间空间，可以合理地推断为“共享空间”。因此，该技术特征被对比文件隐含公开。 |
| **技术特征C**：《未公开》<br>将一或多个输入/输出I/O引脚位置放置在所述共享空间中 | 未明确记载将I/O引脚放置在共享空间中。 | 对比文件主要关注通过折叠和TSV来优化内部互连长度和延迟，其提及的TSV（[0035]段）用于连接上下层的金属互连线（用于传输相同信号的互连线），以实现“捷径”（shortcut），减少延迟和缓冲器。这些TSV连接的是内部信号线，并非专门针对I/O引脚的放置。目标专利的核心创新之一是将I/O引脚有意识地放置在层间共享空间并复制，以优化块间连接。对比文件没有公开这一针对I/O引脚的特定放置策略。 |
| **技术特征D**：《未公开》<br>跨越所述3D块中的所述多个层复制所述一或多个I/O引脚位置 | 未记载跨越多个层复制I/O引脚位置。 | 对比文件未提及“复制I/O引脚位置”的概念。其技术方案是通过TSV连接不同层上的同一信号线（见[0042]段及图6A、6B），这是将一条原本可能跨层的长连线在折叠点处用垂直通孔连接起来，属于内部连线的优化，并非让同一个I/O引脚在多个层上都可用（即复制）。目标专利的“复制引脚”旨在使同一引脚在多层可用，以便其他块可根据其所在层灵活连接，这与对比文件的内部连线优化目的和手段均不相同。 |
| **技术特征E**：《未公开》<br>使用放置于所述3D块内部的一或多个块内硅穿孔TSV连接所复制的I/O引脚位置，其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。 | [0035]段：描述了使用TSV连接上下层的金属互连线。 | 对比文件公开了在3D块内部使用TSV（块内TSV）连接不同层的互连线。然而，如前述，其连接的对象并非“复制的I/O引脚位置”。此外，对比文件没有记载或暗示一个连接点（无论是TSV着陆点还是引脚）会耦合到同一层中的两个或更多个电路组件。目标专利的该特征包含了“复制引脚”和“同一引脚驱动同层多组件”两个具体限定，对比文件均未公开。 |
| **技术特征F**：《未公开》<br>根据与所述集成电路中的一或多个其它块相关联的层位置将所述一或多个其它块连接到所复制的I/O引脚位置中的一者。 | 未记载根据其他块的层位置将其连接到复制的I/O引脚。 | 该特征的实施前提是存在“复制的I/O引脚位置”。由于对比文件未公开“复制引脚”这一概念，因此也就不存在基于复制引脚进行层选择性连接的技术方案。对比文件图9展示了将多个功能块（如RAM、ASIC、CPU）重新排列在同一个衬底上，但未描述这些块之间如何通过复制的引脚进行基于层位置的连接。 |
| **技术特征G**：《直接公开》<br>执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。 | [0046]-[0047]段，图9：描述了将多个功能块（RAM, ASIC, CPU）修改为纵向布局，然后根据本实施例的方法进行折叠处理，并且这些3D堆叠层的功能块可以被重新排列在同一个衬底上。 | 对比文件明确公开了在完成单个功能块（相当于IP块）的3D折叠设计后，将多个这样的3D功能块进行重新排列（rearranged）在同一个衬底上，以形成完整的芯片设计。这实质上就是执行3D布图规划（3D floorplanning）将多个块封装成全芯片设计的过程。本领域技术人员能够毫无疑义地得出该技术特征。 |
| **技术特征H**：《隐含公开》<br>其中确定所述一或多个I/O引脚位置包括：选择所述一或多个I/O引脚位置以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。 | 全文，尤其是[0005]-[0007]、[0030]、[0045]段：反复强调本发明的目的是减少互连延迟，而减少延迟的关键是减少长于特定长度（如100μm）的互连数量。通过折叠和优化布局来实现这一目标。 | 对比文件的核心发明目的就是最小化互连线长度（从而减少延迟和功耗），并控制芯片占用面积（通过折叠减少长互连，避免过度增加层数）。虽然其具体手段是优化内部互连而非专门优化I/O引脚位置，但其整体设计方法（如将布局改为纵向、折叠、使用TSV创建捷径）的最终目标与“最小化总线长及占用面积”是一致的。本领域技术人员在实施对比文件的方法时，为了达到其公开的优化目标，有可能推理出需要优化包括I/O连接在内的所有互连，包括考虑引脚位置的放置以优化全局线长。因此，该优化目标被隐含公开。 |
| **技术特征I**：《未公开》<br>其中所述一或多个块内TSV提供所复制的I/O引脚位置之间的垂直连接。 | [0035]段：描述了使用TSV连接上下层的金属互连线。 | 对比文件公开了块内TSV提供垂直连接，但其连接的对象是“上下层的金属互连线”，并非“复制的I/O引脚位置”。由于“复制I/O引脚位置”这一前提特征未被公开，因此该TSV用于连接复制引脚的具体应用方式也未被公开。 |
| **技术特征J**：《直接公开》<br>其中所述2D块及所述3D块包括知识产权IP块。 | [0046]段，图9：提到了“function blocks”如RAM（随机存取存储器）、ASIC（专用集成电路）、CPU（中央处理器）。这些功能块在集成电路设计中通常可以作为知识产权（IP）块来使用和复用。 | 对比文件明确将其设计方法应用于“function blocks”（功能块），并举例如RAM、ASIC、CPU。在集成电路设计领域，这些预设计的、可复用的功能模块正是典型的“知识产权块（IP块）”。因此，对比文件公开了其折叠和设计的对象是IP块。本领域技术人员能够毫无疑义地得出此结论。 |
| **技术特征K**：《直接公开》<br>其中将所述2D块折叠成所述3D块进一步包括：将所述2D块分割成所述多个层 | [0032]-[0033]段，图3：明确记载“将布局区域分成2N或更多个子区域...每个块由N个子区域形成”。这对应于将原始的2D布局（块）分割成多个子区域，每个子区域在折叠后对应一个层。 | 对比文件详细描述了其折叠方法的第一步就是分割（dividing）。将临时布局区域（代表原始的2D块）在Y方向上划分为多个子区域（subregions），这些子区域是后续折叠形成多层结构的基础。这直接公开了“将2D块分割成多个层”的技术特征。 |
| **技术特征L**：《直接公开》<br>及重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中并且将分布在所述3D块中的所述多个层中的所述一或多个电路组件互连。 | [0031]段：提及对象是可通过CAD自动布置晶体管和互连的逻辑电路块。[0050]段（第二实施例）：在旋转某些子区域后提到，“可以仅使用CAD对T40重新进行放置和绕线过程（placement and rounding process）”。这证明了在折叠（可能伴随旋转）后，需要重新进行布置（placement）和绕线（routing）。 | 对比文件的方法针对的是可自动布局布线的逻辑电路块。其技术方案必然涉及在将2D布局折叠（及可能的旋转调整）成3D结构后，需要重新安排电路组件（晶体管等）的位置（布置）和它们之间的连接（路由），以确保电路在3D空间中正确分布和互连。第二实施例中明确提到了对特定层（T40）重新进行“放置和绕线”，这直接证实了“重新实施布置及路由”这一步骤的存在。因此，该技术特征被直接公开。 |
| **技术特征M**：《隐含公开》<br>其进一步包括：根据所重新实施的布置及所重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间 | 未明确记载。 | 与特征B的论述逻辑一致。在对比文件公开的“重新实施布置及路由”的过程中（特征L），为了在折叠后的多层之间实现电连接（如使用TSV），本领域技术人员必然需要根据新的3D布局，确定哪些空间位置适合用于放置层间连接结构（如TSV）。这些用于垂直互连的、在多层上可用的位置，即可被推理为“共享空间”。因此，该特征被隐含公开。 |
| **技术特征N**：《未公开》<br>及根据跨越所述3D块中的所述多个层可用的所述共享空间放置所复制的I/O引脚位置。 | 未记载。 | 该特征包含了两个未被公开的子概念：1) “复制的I/O引脚位置”；2) 将该引脚放置在“共享空间”。由于对比文件未公开“复制引脚”的概念，也未公开专门为I/O引脚确定和利用共享空间，因此该整体特征未被公开。 |
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