**对比文件名称：** 2008-10-16_发明申请_US20080253044A1 Electrostatic protection circuit
**目标专利名称：** 164用于放大器的装置和方法CN107258054B
**本次调用模型名称：** gpt-4o
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》**<br>包括：PMOS晶体管，被配置为放大输入信号并且生成所述放大器的输出信号 | [0061]段： “The gate of the N-channel transistor N1 is connected to the output (node B) of a pre-driver of a CMOS circuit comprising the N-channel transistor N2 and P-channel transistor P2. ... The drain of the N-channel transistor N1 and the drain of the P-channel transistor P1 are tied together and connected to the output terminal Out. ... The N-channel transistor N1 and the P-channel transistor P1 construct a final-stage output driver.” （N沟道晶体管N1的栅极连接到由N沟道晶体管N2和P沟道晶体管P2组成的CMOS电路的预驱动器输出（节点B）。... N沟道晶体管N1的漏极和P沟道晶体管P1的漏极连接在一起并连接到输出端子Out。... N沟道晶体管N1和P沟道晶体管P1构成了最终级输出驱动器。） | 对比文件明确公开了包含P沟道晶体管（即PMOS）P1的最终级输出驱动器。输出驱动器的功能是放大来自预驱动器的信号并驱动输出端子Out，即生成输出信号。这与目标专利权利要求中“PMOS晶体管被配置为放大输入信号并且生成所述放大器的输出信号”的技术特征相同。因此，本领域技术人员能够毫无疑义地得出该技术特征已被直接公开。 |
| **技术特征B《未公开》**<br>退化电感器，被配置为减小所述放大器的增益 | 无 | 对比文件全文（包括各实施例的电路图及说明）均未提及任何电感器，特别是用于减小放大器增益的“退化电感器”。对比文件中使用的阻抗元件主要为电阻、电容和晶体管，其作用与目标专利中用于增益退化和改善线性度的电感器完全不同。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征C《未公开》**<br>第一保护二极管，被配置为限制所述放大器的输入端子与供电电压之间的电压差 | 无（对比文件的本发明部分） | 目标专利的“第一保护二极管”（对应说明书中的保护二极管320）直接连接在PMOS晶体管的栅极（即放大器输入）与源极（耦合到供电电压）之间，用于限制此两点间的电压差。对比文件的本发明实施例（如图1、图3、图5等）中，其第二静电保护元件（如20，20a）均连接在输出晶体管（N1或P1）的漏极和栅极之间，或通过检测电路控制，并未设置专门用于限制“放大器输入端子与供电电压之间”电压差的保护二极管。虽然在背景技术部分（图15）描述了现有技术中存在连接在输入IN与PMOS晶体管源极之间的保护元件（228），但这属于现有技术且未被本发明的实施例所采用。因此，该技术特征在对比文件的本发明中未被公开。 |
| **技术特征D《隐含公开》**<br>一个或多个主保护二极管，被配置为在地面与所述供电电压之间的电压差超过第一阈值电压时限制地面与所述供电电压之间的所述电压差 | [0061]段： “The electrostatic protection element 10a is inserted between the output terminal Out and the ground terminal GND, and the electrostatic protection element 10b is inserted between the output terminal Out and the power source terminal VDD.” （静电保护元件10a插入在输出端子Out和接地端子GND之间，静电保护元件10b插入在输出端子Out和电源端子VDD之间。） | 对比文件公开了主保护元件10a和10b，分别连接在输出端与地、输出端与电源之间。当ESD事件发生时，若在输出端与地或电源之间出现过高电压，这些元件会导通以限制电压。本领域技术人员可以合理推断，在ESD事件下，若地面（GND）与供电电压（VDD）之间出现危险的电压差（例如，通过输出端或其他路径耦合），由于10a连接在Out与GND之间，10b连接在Out与VDD之间，这两个元件协同作用，能够为GND与VDD之间提供一条限制电压的放电路径（例如，从VDD通过10b到Out，再通过10a到GND）。尽管对比文件未明确描述此场景为“限制地面与供电电压之间的电压差”，但其电路配置必然隐含了在GND与VDD间出现超过元件阈值的电压差时提供限压保护的功能。因此，该技术特征被隐含公开。 |
| **技术特征E《未公开》**<br>以及钳位电路，被配置为在所述供电电压与地面之间的电压差超过第二阈值电压时限制所述供电电压与地面之间的所述电压差。 | 无 | 目标专利中的“钳位电路”（供电钳位器305）是直接连接在供电电压（VDD）和地面（GND）之间、专门用于钳位两者间电压的独立电路。对比文件中不存在这样的独立钳位电路。其主保护元件10a和10b分别连接在输出端与GND、输出端与VDD之间，并非直接跨接在VDD与GND之间。因此，该技术特征未被公开。 |
| **技术特征F《未公开》**<br>其中所述第一保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与源极端子之间的电压差。 | 无（对比文件的本发明部分） | 该特征是第一保护二极管（C）功能的进一步限定，即具体保护PMOS的栅-源结。如特征C所述，对比文件的本发明部分未公开专门用于此目的的保护二极管。其保护元件20a（图5）连接在PMOS（P1）的栅极和漏极之间，用于限制栅-漏电压，而非栅-源电压。因此，该特征未被公开。 |
| **技术特征G《未公开》**<br>其中所述第一保护二极管耦合在所述PMOS晶体管的源极端子与所述PMOS晶体管的栅极端子之间。 | 无（对比文件的本发明部分） | 该特征是第一保护二极管（C）连接关系的进一步限定。如特征C、F所述，对比文件的本发明部分未公开此种连接关系的保护二极管。因此，该特征未被公开。 |
| **技术特征H《未公开》**<br>其中所述第一保护二极管进一步被配置为保护所述PMOS晶体管的栅/源结。 | 无 | 该特征是第一保护二极管（C）保护对象的进一步限定。由于特征C、F、G均未被公开，该限定特征自然也未被公开。 |
| **技术特征I《未公开》**<br>进一步包括：电阻器，与所述第一保护二极管串联耦合。 | 无 | 目标专利中电阻器（如402）与第一保护二极管（320）串联以耗散额外电压。对比文件中没有公开与保护二极管串联的电阻器。虽然图10公开了电阻元件R1，但其连接在静电保护元件20的T2端与N1的栅极之间，并非与保护二极管本身串联耦合。因此，该特征未被公开。 |
| **技术特征J《未公开》**<br>其中所述退化电感器耦合在所述PMOS晶体管的源极端子与所述供电电压之间。 | 无 | 如特征B所述，对比文件未公开任何退化电感器，故该连接关系特征也未被公开。 |
| **技术特征K《隐含公开》**<br>进一步包括：第二保护二极管，被配置为限制所述放大器的所述输入端子与所述放大器的输出端子之间的电压差。 | [0071]段，结合图5： “Furthermore, an electrostatic protection element 20a has a structure similar to that of the electrostatic protection element 20 in FIG. 1.” （此外，静电保护元件20a具有与图1中静电保护元件20相似的结构。）<br>结合[0061]段对图1的描述：“the electrostatic protection element 20 is connected between the drain and gate of the N-channel transistor N1 (and thus between the output terminal Out and the gate of the N-channel transistor N1).” （静电保护元件20连接在N沟道晶体管N1的漏极和栅极之间（因此也连接在输出端子Out和N沟道晶体管N1的栅极之间）。）<br>在输出驱动器电路中，P1的栅极（节点B）接收来自预驱动器的输入信号。 | 对比文件公开了静电保护元件20（或20a）连接在输出晶体管（N1或P1）的漏极（连接到输出端子Out）和栅极之间。在放大器/输出驱动器电路中，晶体管的栅极是信号的输入端（在本例中，节点B是P1的输入）。因此，保护元件20a实质上连接在放大器的输出端子（Out）和输入端（P1的栅极，即节点B）之间。当此两点间电压差超过其阈值时，该元件将导通以限制电压。本领域技术人员能够从对比文件的电路连接关系合理推断出，该保护元件起到了限制放大器输入端（栅极节点B）与输出端（Out）之间电压差的作用。因此，该技术特征被隐含公开。 |
| **技术特征L《直接公开》**<br>其中所述第二保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间的电压差。 | [0071]段： “Furthermore, an electrostatic protection element 20a has a structure similar to that of the electrostatic protection element 20 in FIG. 1.” （此外，静电保护元件20a具有与图1中静电保护元件20相似的结构。）<br>结合图5的电路图示，静电保护元件20a连接在P-channel transistor P1的栅极和漏极之间。 | 对比文件图5及对应描述明确显示，静电保护元件20a连接在PMOS晶体管（P1）的栅极和漏极之间。该元件在电压超过阈值时导通，其作用就是限制P1的栅极与漏极之间的电压差。这与目标专利权利要求中“第二保护二极管被配置为限制PMOS晶体管的栅极端子与漏极端子之间的电压差”的技术特征完全相同。因此，本领域技术人员能够毫无疑义地得出该技术特征已被直接公开。 |
| **技术特征M《直接公开》**<br>其中所述第二保护二极管耦合在所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间。 | [0071]段及图5（同上） | 如特征L所述，对比文件图5明确公开了静电保护元件20a连接在PMOS晶体管P1的栅极和漏极之间。这直接公开了该连接关系特征。 |
| **技术特征N《直接公开》**<br>进一步包括：NMOS晶体管，被配置为基于所述输入信号生成所述放大器的所述输出信号，其中所述放大器是CMOS放大器。 | [0061]段： “The N-channel transistor N1 and the P-channel transistor P1 construct a final-stage output driver.” （N沟道晶体管N1和P沟道晶体管P1构成了最终级输出驱动器。） | 对比文件明确公开了由N沟道晶体管（NMOS）N1和P沟道晶体管（PMOS）P1共同构成的最终级输出驱动器。这是一个典型的CMOS反相器结构，作为放大器（输出驱动器），其NMOS晶体管N1基于输入到其栅极（通过预驱动器）的信号，与PMOS晶体管P1协同工作以生成输出信号。因此，包含NMOS晶体管的CMOS放大器这一技术特征被直接公开。 |
| **技术特征O《未公开》**<br>进一步包括：第三保护二极管，被配置为限制所述放大器的所述输入端子与所述NMOS晶体管的源极端子之间的电压差。 | 无（对比文件的本发明部分） | 目标专利的“第三保护二极管”（对应说明书中的保护二极管324）用于限制放大器输入与NMOS源极（通常接地）之间的电压差。对比文件的本发明实施例中，没有设置专门用于限制NMOS晶体管源极（接地端）与输入端（栅极）之间电压差的保护二极管。其保护聚焦于输出晶体管的栅-漏极间。因此，该技术特征未被公开。 |
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