对比文件名称：2010-01-19_发明授权_US07649722B2 Electrostatic discharge protected circuits
目标专利名称：用于放大器的装置和方法CN107258054B
模型名称：本次调用基于提供的专利文本和对比文件进行特征比对分析。
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A: 《未直接公开，亦未隐含公开》**<br>包括：PMOS晶体管，被配置为放大输入信号并且生成所述放大器的输出信号。 | 对比文件第[0074]段：“The LNA circuit that is to be protected (see FIG. 1 without boxes A and B) employs a common source topology (transistor M1) with a cascode transistor M2.”；<br>第[0075]段：“The LNA circuit employs a common source topology (transistor M1)...” | **未公开**：对比文件公开的放大器（如LNA）中明确说明其核心放大晶体管M1是共源极拓扑。在CMOS技术领域，LNA通常使用NMOS晶体管实现共源放大以获取更好的噪声和频率性能。对比文件全文（包括附图1、25、27）均未提及或示出使用PMOS晶体管作为信号放大管。虽然目标专利的PMOS晶体管与对比文件的NMOS晶体管（M1）都起到放大信号的作用，但晶体管类型（P型 vs. N型）是结构上的本质区别，本领域技术人员无法从对比文件NMOS放大器的教导中毫无疑义地或通过合理推理得出使用PMOS晶体管进行放大的技术方案。因此，该特征既未被直接公开，也未被隐含公开。 |
| **B: 《隐含公开》**<br>退化电感器，被配置为减小所述放大器的增益。 | 对比文件第[0074]段：“A 50 Ω input impedance matching is achieved using a source degeneration inductor, Ls.”；<br>第[0076]段：“The input impedance matching (S11) is achieved using a source degeneration inductor, LS.” | **隐含公开**：对比文件明确公开了在LNA的输入晶体管M1的源极使用退化电感器Ls，其主要目的是实现输入阻抗匹配（S11）。在本领域公知常识中，源极退化电感器在实现阻抗匹配的同时，必然会对放大器的增益产生退化（减小）作用，这是该电路结构的固有特性。虽然对比文件说明书未明确表述其“减小增益”的作用，但本领域技术人员在阅读对比文件并理解其电路结构时，完全能够合理推断出该退化电感器Ls具有减小放大器增益的效果。因此，该技术特征被对比文件隐含公开。 |
| **C: 《未直接公开，亦未隐含公开》**<br>第一保护二极管，被配置为限制所述放大器的输入端子与供电电压之间的电压差。 | 对比文件第[0124]段及图1（Box B）：“Therefore, simple, fast clamp devices, such as diodes, can be placed close to the gate. The solution is found in the diodes D1-D3 shown in box B in FIG. 1.”；<br>第[0125]段：“These small diodes are used at the gate of M1 (D1-D3 in FIG. 1) to clamp this voltage to a safe value, both for positive and negative events. In the LNA, the gate of M1 was biased at 0.6 V, so two diodes in series from the gate to ground are needed (hence n-well diodes should be used), in parallel with a diode from ground to the gate.” | **未公开**：目标专利的“第一保护二极管”（如保护二极管320）连接在PMOS晶体管的栅极（即放大器输入端）与源极（连接至供电电压VDD）之间，用于限制输入端与供电电压之间的电压差。对比文件中，二极管D1-D3连接在输入晶体管M1的栅极（放大器输入端）与**地（GND）**之间，用于将栅极电压钳位至安全值。两者保护二极管所连接的节点不同：一个在输入与电源（VDD）之间，另一个在输入与地（GND）之间。它们所针对的ESD应力路径和保护的电压差对象不同，本领域技术人员无法从对比文件公开的“栅-地”保护二极管直接或通过合理推理得到“栅-电源（VDD）”保护二极管的连接方式和作用。因此，该特征未被公开。 |
| **D: 《隐含公开》**<br>一个或多个主保护二极管，被配置为在地面与所述供电电压之间的电压差超过第一阈值电压时限制地面与所述供电电压之间的所述电压差。 | 对比文件第[0132]段：“A diode string could also be used as power clamp protection. Three diodes in series may be needed, since the Vdd is 1.2 V. A simulation was performed with two parallel strings of three diodes of each 50 μm width, which showed that avalanching is prevented.” | **隐含公开**：对比文件在讨论电源引脚Vdd的保护时，明确提到了可以使用二极管串（diode string）作为电源钳位（power clamp）保护。虽然该描述出现在优化建议部分，且实施例中主要使用ggNMOS作为电源钳位，但该陈述明确教导了本领域技术人员可以采用二极管串来实现地面（GND）与供电电压（Vdd）之间的电压差限制功能。本领域技术人员知晓，二极管串在正向导通时具有确定的导通阈值（即多个二极管正向压降之和），当Vdd与GND之间电压差超过该阈值时，二极管串导通从而限制电压差。因此，该技术方案已由对比文件隐含公开。 |
| **E: 《直接公开》**<br>钳位电路，被配置为在所述供电电压与地面之间的电压差超过第二阈值电压时限制所述供电电压与地面之间的所述电压差。 | 对比文件第[0080]段：“A grounded gate NMOS device, MESD, is used as power clamp at the power supply node Vdd (FIG. 1).” | **直接公开**：对比文件明确且直接地公开了在电源节点Vdd处使用一个栅极接地的NMOS器件（ggNMOS，MESD）作为电源钳位（power clamp）。该ggNMOS器件的作用正是在供电电压（Vdd）与地面（GND）之间的电压差超过其触发电压（即第二阈值电压）时导通，为ESD电流提供低阻抗路径，从而限制Vdd与GND之间的电压差。这与目标专利中“钳位电路”的功能完全相同。因此，该技术特征被对比文件直接公开。 |
| **F: 《隐含公开》**<br>其中所述第一保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与源极端子之间的电压差。 | 对比文件第[0125]段：“These small diodes are used at the gate of M1 (D1-D3 in FIG. 1) to clamp this voltage to a safe value...”；<br>第[0121]段：“So the gate oxide of transistor M1 is the weakest spot of the circuit during ESD stress at the input...” | **隐含公开**：目标专利中第一保护二极管限制PMOS晶体管栅-源电压差的功能，实质是保护栅氧层（栅/源结）。对比文件中，二极管D1-D3连接在M1栅极与地之间，而M1的源极通过退化电感器Ls连接到地（参见图1）。因此，当栅极电压因ESD事件升高时，D1-D3的钳位作用直接限制了栅极对地的电压，由于源极也处于地电位（或通过小电感Ls近似接地），这实质上等效于限制了晶体管M1的栅极端子与源极端子之间的电压差，从而保护其栅氧层。本领域技术人员可以合理推断出该二极管网络具有此保护功能。因此，该特征被隐含公开。 |
| **G: 《未直接公开，亦未隐含公开》**<br>其中所述第一保护二极管耦合在所述PMOS晶体管的源极端子与所述PMOS晶体管的栅极端子之间。 | 对比文件图1及第[0125]段（如上述）。 | **未公开**：该特征限定了第一保护二极管的具体连接方式：直接耦合在PMOS晶体管的源极与栅极之间。对比文件中，二极管D1-D3是连接在NMOS晶体管M1的栅极与**地**之间，而非直接连接在其源极与栅极之间。虽然如特征F所述，其功能上有相似之处，但具体的电路连接拓扑结构不同。本领域技术人员无法从对比文件公开的“栅-地”连接方式直接或通过简单推理得到“栅-源”直接连接的方案。因此，该具体连接特征未被公开。 |
| **H: 《隐含公开》**<br>其中所述第一保护二极管进一步被配置为保护所述PMOS晶体管的栅/源结。 | 对比文件第[0121]段：“So the gate oxide of transistor M1 is the weakest spot of the circuit during ESD stress at the input...”；<br>第[0021]段：“The amplifier circuit further comprises first component-level ESD protection components connecting the gate to the drain and second component-level ESD protection components connecting the gate to ground. The first and second ESD protection components are provided for avoiding breakdown of the gate oxide during an ESD event.” | **隐含公开**：保护晶体管的“栅/源结”本质就是防止栅氧化层击穿。对比文件明确指出，在输入ESD应力下，晶体管M1的栅氧层是最薄弱点（weakest spot），并且添加连接栅极与地的组件级ESD保护元件（即二极管D1-D3）是为了避免ESD事件期间栅氧层的击穿（breakdown）。虽然对比文件保护的是NMOS晶体管M1，而目标专利保护的是PMOS晶体管，但两者所要保护的物理结构（栅氧层，即栅/源结）以及保护的目的（防止击穿）是完全相同的。本领域技术人员可以合理推断，用于保护NMOS栅氧的二极管网络，其配置目的同样适用于保护PMOS的栅氧（栅/源结）。因此，该特征被隐含公开。 |
| **I: 《未直接公开，亦未隐含公开》**<br>进一步包括：电阻器，与所述第一保护二极管串联耦合。 | 无相关记载。 | **未公开**：对比文件全文及附图均未提及或示出在保护二极管（如D1-D3）上串联电阻器的技术方案。目标专利中（如图4）电阻器与保护二极管串联，用于耗散额外电压。该附加的电阻元件及其特定的串联连接方式构成了一项具体的电路设计，对比文件未提供任何相关的教导或启示。因此，该技术特征未被公开。 |
| **J: 《未直接公开，亦未隐含公开》**<br>其中所述退化电感器耦合在所述PMOS晶体管的源极端子与所述供电电压之间。 | 对比文件图1及第[0074]段：“...using a source degeneration inductor, Ls.”；<br>（从图1可见，Ls一端接M1源极，另一端接地）。 | **未公开**：该特征限定了退化电感器耦合在PMOS晶体管源极与供电电压（VDD）之间。对比文件公开的退化电感器Ls是耦合在NMOS晶体管M1的源极与**地（GND）**之间。在电路拓扑上，连接到电源VDD和连接到地GND是两种不同的偏置和信号回路设置，对于PMOS和NMOS晶体管而言是互补的。本领域技术人员无法从对比文件公开的“源极-地”退化电感器结构，直接或通过合理推理得到将其改为连接在“源极-电源（VDD）”用于PMOS晶体管的技术方案。因此，该具体的连接关系特征未被公开。 |
| **K: 《隐含公开》**<br>进一步包括：第二保护二极管，被配置为限制所述放大器的所述输入端子与所述放大器的输出端子之间的电压差。 | 对比文件第[0134]段及图1（Box B）：“Therefore, for safety reasons, diodes D4 and D5 (see Box B in FIG. 1) are added in series between the drain and gate of M1 to limit this voltage.” | **隐含公开**：对比文件公开了在晶体管M1的漏极和栅极之间串联添加二极管D4和D5，以限制其间的电压。在放大器电路中，输入晶体管的栅极通常作为放大器的输入端，而其漏极通常作为放大器的输出端（或输出端的一部分，如经过共栅级M2）。因此，连接在栅极（输入）和漏极（输出）之间的二极管D4-D5，其作用正是限制放大器的输入端子与输出端子之间的电压差。本领域技术人员可以从该电路布局中直接理解到这一功能。因此，该特征被隐含公开。 |
| **L: 《隐含公开》**<br>其中所述第二保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间的电压差。 | 同上（第[0134]段及图1）。 | **隐含公开**：对比文件明确说明二极管D4和D5添加在M1的漏极（drain）和栅极（gate）之间，以限制此电压。这直接公开了“限制晶体管的栅极端子与漏极端子之间的电压差”这一功能。虽然对比文件中的晶体管是NMOS（M1），而目标专利中是PMOS，但“限制栅-漏电压差”这一保护功能及实现方式在两种晶体管上是相通和类似的。本领域技术人员可以毫无困难地将该保护原理应用于PMOS晶体管。因此，该特征被隐含公开。 |
| **M: 《隐含公开》**<br>其中所述第二保护二极管耦合在所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间。 | 同上（第[0134]段及图1）。 | **隐含公开**：如特征L所述，对比文件图1和说明书明确示出并描述了二极管D4和D5串联连接在晶体管M1的栅极和漏极之间。这公开了“第二保护二极管耦合在晶体管的栅极端子与漏极端子之间”这一具体的连接关系。尽管晶体管类型不同，但二极管在两个节点（栅和漏）之间的连接拓扑结构是相同的。本领域技术人员可以直接且毫无疑义地将该连接方式应用于PMOS晶体管。因此，该特征被隐含公开。 |
| **N: 《未直接公开，亦未隐含公开》**<br>进一步包括：NMOS晶体管，被配置为基于所述输入信号生成所述放大器的所述输出信号，其中所述放大器是CMOS放大器。 | 对比文件图1及全文描述。对比文件中的放大器（LNA）明确使用了NMOS晶体管M1和M2。 | **部分公开但整体未公开**：对比文件确实公开了放大器包含NMOS晶体管（M1）用于基于输入信号生成输出信号。然而，目标专利该特征明确限定了“所述放大器是CMOS放大器”。CMOS放大器通常指采用互补的PMOS和NMOS晶体管构成的放大器，例如目标专利图3中的反相放大器结构（PMOS P1和NMOS N1）。对比文件公开的LNA是纯NMOS工艺的放大器（使用NMOS M1和M2），并未采用互补的CMOS结构。虽然对比文件在其它部分（如设计方法综述）可能提及CMOS技术，但其具体实施例的放大器并非CMOS放大器。因此，作为整体技术方案限定的一部分，该特征（CMOS放大器）未被对比文件公开。 |
| **O: 《隐含公开》**<br>进一步包括：第三保护二极管，被配置为限制所述放大器的所述输入端子与所述NMOS晶体管的源极端子之间的电压差。 | 对比文件第[0125]段及图1（D1-D3）：“These small diodes are used at the gate of M1 (D1-D3 in FIG. 1) to clamp this voltage to a safe value...”；<br>（结合图1，M1源极通过Ls接地）。 | **隐含公开**：目标专利的“第三保护二极管”（如保护二极管324）用于限制放大器输入端（连接NMOS栅极）与NMOS源极之间的电压差。对比文件中，二极管D1-D3连接在M1栅极（输入端）与地之间。由于NMOS晶体管M1的源极通过退化电感器Ls连接到地，因此，限制栅极对地电压的D1-D3，同时也起到了限制栅极（输入端）与源极（通过Ls接地）之间电压差的作用。本领域技术人员可以理解，保护“栅-地”电压在源极接地或近似接地的电路中，等效于保护了“栅-源”电压。因此，该特征被隐含公开。 |
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