对比文件名称：US8330537B1_Description_20260218_1801
目标专利名称：具有改进的电源噪声抑制的可变增益放大器CN108352836B
模型名称：DeepSeek
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：包括第一栅极、第一源极、以及第一漏极的第一场效应晶体管FET。 <br> **《直接公开》** | 说明书第[0030]段：“...the second differential input stage is formed by an n-type differential pair including NMOS transistors M0_n and M1_n...” 以及图5中明确示出了晶体管M0_n，其具有栅极、源极和漏极。 | 对比文件公开了由NMOS晶体管（例如M0_n）构成的差分输入对，该晶体管是FET，必然具有栅极、源极和漏极三个端子。这直接公开了“包括第一栅极、第一源极、以及第一漏极的第一FET”这一技术特征。 |
| **技术特征B**：其中所述第一栅极被配置成接收第一差分信号的正分量。 <br> **《直接公开》** | 说明书第[0025]段：“...the positive differential input signal VINP is coupled to PMOS transistor M0_p in the first differential input stage and to NMOS transistor M0_n in the second differential input stage.” | 对比文件明确公开了NMOS晶体管M0_n的栅极接收正差分输入信号VINP（当NMOS差分对被选中时）。这直接对应于目标专利中第一FET的栅极接收第一差分信号的正分量。 |
| **技术特征C**：并且其中所述第一源极和所述第一漏极耦合在第一电压轨与第二电压轨之间。 <br> **《直接公开》** | 说明书第[0030]段：“...supplied by a tail current IN.” 结合图5，NMOS晶体管M0_n的源极通过尾电流源晶体管M2、M3连接到负电源轨（如Vss或地），其漏极通过开关S3、S4和内部电路路径最终连接到正电源轨Vdd（例如通过负载晶体管M8、M9等）。 | 本领域技术人员结合图5可以毫无疑义地确定，作为放大器件，晶体管M0_n的源极和漏极必然耦合在供电的电源轨（例如Vdd和Vss/地）之间，以构成放大通路。这直接公开了该特征。 |
| **技术特征D**：包括第二栅极、第二源极、以及第二漏极的第二FET。 <br> **《直接公开》** | 说明书第[0030]段：“...the second differential input stage is formed by an n-type differential pair including NMOS transistors M0_n and M1_n...” 以及图5中明确示出了晶体管M1_n。 | 对比文件公开了由NMOS晶体管（例如M1_n）构成的差分输入对，该晶体管是FET，必然具有栅极、源极和漏极三个端子。这直接公开了“包括第二栅极、第二源极、以及第二漏极的第二FET”这一技术特征。 |
| **技术特征E**：其中所述第二栅极被配置成接收所述第一差分信号的负分量。 <br> **《直接公开》** | 说明书第[0025]段：“The feedback signal VINM is coupled to PMOS transistor M1_p in the first differential input stage and to NMOS transistor M1_n in the second differential input stage.” | 对比文件明确公开了NMOS晶体管M1_n的栅极接收反馈信号VINM。在图3和图4所示的伪差分结构中，放大器56的负输入端接收的VINM对应于另一个放大器58的正输入端信号VINN（即差分信号的负分量）。因此，本领域技术人员可以理解，对于处理正分量VINP的放大器56，其第二输入晶体管M1_n的栅极接收的是与负分量相关的信号（即反馈信号VINM，其跟踪或等于负分量VINN）。这直接公开了该特征。 |
| **技术特征F**：，并且其中所述第二源极和所述第二漏极耦合在所述第一电压轨与所述第二电压轨之间。 <br> **《直接公开》** | 说明书第[0030]段：“...supplied by a tail current IN.” 结合图5，NMOS晶体管M1_n的源极通过尾电流源晶体管M2、M3连接到负电源轨，其漏极通过开关S4和内部电路路径最终连接到正电源轨Vdd。 | 与特征C同理，本领域技术人员结合图5可以毫无疑义地确定，晶体管M1_n的源极和漏极必然耦合在供电的电源轨之间，以构成放大通路。这直接公开了该特征。 |
| **技术特征G**：直接耦合在第三电压轨与所述第一FET的所述第一源极之间的第一电容器。 <br> **《未直接公开，也未隐含公开》** | 说明书第[0029]段及图5：“...with proper compensation.” 图5中示出了补偿电容器Cc1和Cc2。 | 对比文件中的电容器（如Cc1、Cc2）是作为放大器的**补偿电容**使用的，用于频率补偿和稳定环路。它们连接在输出节点（VOP）与内部高阻抗节点（如M11、M12的栅极）之间，其作用、位置和连接关系均与目标专利中“直接耦合在第三电压轨与第一FET源极之间”用于**耦合电源噪声以实现噪声抑制**的第一电容器完全不同。对比文件完全没有公开将电容器从FET源极连接到电源轨（无论是第一、第三还是其他电压轨）的配置。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征H**：以及直接耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二电容器。 <br> **《未直接公开，也未隐含公开》** | 同上。 | 理由同技术特征G。对比文件中的补偿电容器连接方式、位置和作用均不同于目标专利中连接在第二FET源极与第三电压轨之间的第二电容器。该特征未被公开。 |
| **技术特征I**：，其中所述第一电压轨处的第一电源电压和所述第三电压轨处的第二电源电压两者都是基于第四电压轨来生成的。 <br> **《未直接公开，也未隐含公开》** | 全文未提及相关内容。 | 对比文件仅描述了电源电压Vdd（可能还有Vss/地），并未提及任何“第三电压轨”或“第四电压轨”，更没有公开两个不同的电源电压均基于另一个第四电压轨生成的技术方案。该特征未被公开。 |
| **技术特征J**：其特征在于，所述第一差分信号的所述正分量和所述负分量是基于所述第一电压轨处的所述第一电源电压的。 <br> **《未直接公开，也未隐含公开》** | 说明书第[0003]段：“...the bridge sensor 12 generates an analog input signal...” | 对比文件中的差分输入信号VINP/VINN是由外部传感器（如电桥传感器12）产生的模拟信号。没有公开或暗示该信号是基于放大器自身的电源电压Vdd生成的。目标专利中强调信号基于电源电压，是为了使噪声同时出现在栅极和源极以实现抵消，而对比文件无此技术动机或配置。该特征未被公开。 |
| **技术特征K**：其特征在于，进一步包括前级电路，所述前级电路配置成基于输入信号来生成所述第一差分信号的所述正分量和所述负分量。 <br> **《隐含公开》** | 说明书第[0003]段及图3：“...a bridge sensor 12 generates an analog input signal being a differential input signal.” 以及图3中传感器12连接到输入缓冲器54。 | 对比文件公开了系统包括一个前级（电桥传感器12），其基于被测量的物理量（压力、温度等）生成差分输入信号VINP/VINN。本领域技术人员可以理解，此处的“传感器”就是一种“前级电路”，它基于外部输入（被测量）来生成电形式的差分信号。虽然传感器与目标专利中可能基于电源电压的“前级电路”在具体原理上不同，但“基于输入信号生成差分信号”这一广义功能已被公开。因此，该技术特征被隐含公开。 |
| **技术特征L**：其特征在于，所述第一电压轨处的所述第一电源电压包括比所述第三电压轨处的所述第二电源电压大的电源噪声。 <br> **《未直接公开，也未隐含公开》** | 全文未提及相关内容。 | 对比文件未提及任何“第三电压轨”，更没有对不同电压轨的噪声水平进行比较。该特征完全未被公开。 |
| **技术特征M**：其特征在于，进一步包括：耦合在所述第三电压轨与所述第二电压轨之间的分压器，其中所述分压器被配置成生成偏置电压，其中所述第一电容器和所述第二电容器分别包括基于所述偏置电压的第一电容和第二电容。 <br> **《隐含公开》** | 说明书第[0030]段：“...biased by a gate voltage Vbn2... Vbn1... Vbp2... Vbp1.” 图5中显示了生成偏置电压Vbn1, Vbn2, Vbp1, Vbp2的电路，这些通常是基于电源电压的分压或电流镜电路。 | 对比文件公开了放大器需要偏置电压（如Vbn1, Vbp1等）来设置尾电流源的工作点。生成这些偏置电压的电路（未在附图中详细画出但为本领域公知常识）通常包括耦合在电源轨之间的分压器或电流基准。虽然这些偏置电压用于控制电流源晶体管而非直接控制电容器的电容值，但“包括分压器以生成偏置电压”这一子特征已被隐含公开。然而，对比文件未公开电容器（特别是如G、H所述连接的电容器）的电容值基于此偏置电压。考虑到特征G、H本身未被公开，此处的进一步限定也无从谈起，但仅就“分压器生成偏置电压”这一部分而言，可认为被隐含公开。 |
| **技术特征N**：其特征在于，所述第一电容器和第二电容器分别包括第一可变电容器和第二可变电容器。 <br> **《隐含公开》** | 说明书第[0024]-[0027]段描述了通过开关S1-S4选择不同的差分输入对（PMOS对或NMOS对）。不同输入对的输入电容等特性可能不同。 | 对比文件虽然没有明确的可变电容器元件，但其核心构思之一是避免两套输入级（PMOS对和NMOS对）同时工作，而是根据输入信号电平选择其一。本领域技术人员可以合理推断，当选择不同的输入晶体管对时，从信号路径看，输入电容等寄生参数或有效电容是“可变”的，因为不同晶体管类型的栅源电容等不同。这相当于通过选择不同的信号路径实现了“可变电容”的效果。因此，该技术特征被隐含公开。 |
| **技术特征O**：其特征在于，所述第一电容器包括配置成选择性地耦合在所述第三电压轨与所述第一FET的所述第一源极之间的第一组电容路径，所述第二电容器包括配置成选择性地耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二组电容路径。 <br> **《未直接公开，也未隐含公开》** | 无相关内容。 | 对比文件完全没有公开任何“选择性地耦合在电压轨与FET源极之间”的电容路径组。其开关（S1-S4）用于选择不同的晶体管输入对，而不是选择耦合到源极的电容路径。该特征未被公开。 |
| **技术特征P**：其特征在于，进一步包括耦合在所述第一FET的所述第一源极与所述第二FET的所述第二源极之间的电阻器。 <br> **《隐含公开》** | 说明书第[0030]段及图5：NMOS晶体管M0_n和M1_n的源极通过尾电流源晶体管M2、M3连接到一起，并共享尾电流IN。从信号通路的小信号模型看，两个源极之间的阻抗路径包含有源器件（M2， M3）的导通电阻。 | 目标专利中耦合在两FET源极之间的电阻器RS用于设置低频增益。在对比文件图5的差分对中，两个晶体管M0_n和M1_n的源极通过有源电流源（M2， M3）连接在一起。该有源电流源在小信号等效电路中呈现为一个电阻（输出阻抗）。虽然这不是一个无源电阻器，但本领域技术人员可以理解，在差分放大器中，两个输入管源极之间的连接点（尾节点）的阻抗特性对于决定放大器的跨导和增益至关重要，使用一个电阻或有源负载实现该阻抗是等效的常见手段。因此，可以合理推断存在一个耦合在两源极之间的阻抗元件（可视为电阻功能），该特征被隐含公开。 |
| **技术特征Q**：其特征在于，进一步包括：耦合在所述第一电压轨与所述第一FET的所述第一漏极之间的第一电阻器。 <br> **《隐含公开》** | 说明书第[0033]段及图5：“The first pair of differential output nodes 120A and 120B are coupled to the source terminals of NMOS transistors M8 and M9 in gain stage 101.” 图5中，晶体管M0_n的漏极通过内部节点连接到M8的源极，而M8作为增益级的一部分，其作用类似于有源负载。 | 目标专利中的负载电阻器用于将电流转换为电压。在对比文件图5的两级运放结构中，第一级（输入级）的负载并非简单的无源电阻，而是由晶体管（如M8， M9， M13， M14等）构成的有源负载。这些有源负载在功能上等效于电阻，用于将输入差分对的漏极电流转换为电压，并传递到下一级。本领域技术人员可以理解，在集成电路中常用有源负载替代无源电阻。因此，“耦合在第一电压轨与第一FET漏极之间的第一电阻器”这一特征所实现的功能（提供负载）已被对比文件隐含公开。 |
| **技术特征R**：耦合在所述第一电压轨与所述第二FET的所述第二漏极之间的第二电阻器。 <br> **《隐含公开》** | 同上。 | 理由同技术特征Q。对比文件中第二FET（M1_n）的漏极也通过类似的有源负载路径（如M9）连接到电源轨。该特征所实现的功能已被隐含公开。 |
| **技术特征S**：其中第二差分信号的负分量是在所述第一电阻器与所述第一FET的所述第一漏极之间的第一节点处生成的。 <br> **《隐含公开》** | 说明书第[0033]段及图5：“...generates the amplifier output signal VOP on an output node 166.” 结合图5的电路结构，输出信号VOP是从增益级101的输出节点166取得，但该信号源于输入级差分对在内部节点（如120A， 119A等）产生的信号。 | 对比文件是伪差分结构，每个放大器（如56）产生单端输出VOP。对于放大器56，其输出VOP对应于目标专利中第二差分信号的一个分量（例如负分量Vout_n）。该输出信号必然是在内部某个等效于“负载与FET漏极之间”的节点（经过增益级放大）上产生或引出的。本领域技术人员可以合理推断这一信号生成点。因此，该特征被隐含公开。 |
| **技术特征T**：以及其中所述第二差分信号的正分量是在所述第二电阻器与所述第二FET的所述第二漏极之间的第二节点处生成的。 <br> **《隐含公开》** | 说明书第[0020]段及图3：“Input buffer 54 ... drives the differential output signal on first and second output nodes 66， 68.” 对于放大器58，其单端输出（对应于VON或目标专利中的Vout_p）的生成原理与放大器56相同。 | 理由同技术特征S。在伪差分结构中，另一个放大器58的输出（对应于Vout_p）也是在其内部负载与FET漏极之间的等效节点处生成。该特征被隐含公开。 |
| **技术特征U**：其特征在于，进一步包括：包括第三栅极、第三源极、以及第三漏极的第三FET，其中所述第三栅极被配置成接收配置成设置经过所述第三FET的第一电流的偏置电压，并且其中，所述第三源极和所述第三漏极与所述第一FET的所述第一源极和所述第一漏极串联耦合在所述第一电压轨与所述第二电压轨之间。 <br> **《隐含公开》** | 说明书第[0030]段及图5：“The tail current IN for the NMOS differential pair M0_n and M1_n is supplied by an NMOS transistor M2 biased by a gate voltage Vbn2 and an NMOS transistor M3 biased by a gate voltage Vbn1， transistors M2 and M3 being connected in series.” | 对比文件明确公开了为NMOS差分对（M0_n， M1_n）提供尾电流IN的尾电流源，它由串联的NMOS晶体管M2和M3构成。M2和M3的栅极接收偏置电压Vbn2和Vbn1以设置电流，它们的源极和漏极与输入对晶体管M0_n、M1_n的源极串联在电源轨（Vdd和Vss/地）之间。这完全对应于目标专利中作为电流源的第三FET（此处是两级M2、M3共同实现）与第一FET串联的配置。因此，该技术特征被隐含公开。 |
| **技术特征V**：以及包括第四栅极、第四源极、以及第四漏极的第四FET，其中所述第四栅极被配置成接收配置成设置经过所述第四FET的第二电流的所述偏置电压，并且其中，所述第四源极和所述第四漏极与所述第二FET的所述第二源极和所述第二漏极串联耦合在所述第一电压轨与所述第二电压轨之间。 <br> **《隐含公开》** | 同上。对比文件中，同一个尾电流源（M2， M3）同时为差分对的两个晶体管M0_n和M1_n提供电流。 | 在对比文件的差分对结构中，尾电流源（M2， M3）是共享的，它同时为第一FET（M0_n）和第二FET（M1_n）提供电流路径。因此，该尾电流源同样与第二FET（M1_n）串联在电源轨之间。虽然目标专利可能描述了独立的第四FET，但对比文件中共享的尾电流源在功能上实现了为第二FET提供偏置电流的作用。本领域技术人员可以理解这种等效性，因此该特征被隐含公开。 |
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