对比文件名称：2020-01-14_CN106796563B_发明授权_CN106796563B 用于芯片到芯片通信的系统和方法
目标专利名称：用于芯片到芯片通信的系统和方法CN106796563B
模型名称：DeepSeek
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：总线接口，所述总线接口被配置成耦合至芯片间总线<br>《直接公开》 | [0030]：“主芯片12可包括与本地存储器20和软件一起工作以实现本文所述功能的主控制系统18(有时被称为MCS)。主芯片12可进一步包括主时钟源22(有时被称为振荡器)和PLL 24。...PLL 24可用于生成时钟信号26，时钟信号26通过主总线接口28被传递到芯片间总线16。如容易理解的，主总线接口28被配置成耦合至芯片间总线16。” | 对比文件[0030]段明确描述了主芯片12具有“主总线接口28”，并且该接口“被配置成耦合至芯片间总线16”。这直接、毫无疑义地公开了目标专利中“总线接口被配置成耦合至芯片间总线”的技术特征，两者作用相同，都是提供芯片与芯片间总线的物理和电气连接。 |
| **技术特征B**：发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输<br>《直接公开》 | [0033]：“主发射机40将所选时钟信号52提供到主串行化器56和驱动器58。...主串行化器56将数据信号60和时钟信号62提供到驱动器64。...驱动器64将数据驱动到芯片间总线16上作为差分端数据信号66。” | 对比文件[0033]段明确公开了主芯片12包括“主发射机40”，该发射机包含驱动器（58和64），并将数据信号（通过驱动器64）输出到芯片间总线16上进行传输。这直接公开了目标专利的发射机及其驱动器的功能特征。 |
| **技术特征C**：接收机，所述接收机耦合至所述总线接口<br>《直接公开》 | [0035]：“主接收机42可包括主可编程端68。...主可编程端68通过芯片间总线16从从芯片接收差分端信号并且将收到信号提供到接收机逻辑70。” | 对比文件[0035]段描述了“主接收机42”，其通过“主可编程端68”从芯片间总线16接收信号。主可编程端68是接收机与总线接口的耦合部分，因此直接公开了接收机耦合至总线接口的特征。 |
| **技术特征D**：时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机<br>《直接公开》 | [0035]：“接收机逻辑70可以将收到信号传递到主解串行化器72。主解串行化器72还从主CDR电路54接收CDR时钟信号74。...主解串行化器72将边缘采样信号76提供到主CDR电路54。...主CDR电路54允许来自从发射机90的数据与所选时钟信号52对齐。” | 对比文件[0035]段明确记载了“主CDR电路54”，并且描述了其与接收机逻辑70、主解串行化器72之间的信号交互（接收边缘采样信号76，输出CDR时钟信号74），表明CDR电路操作地耦合至接收机，用于恢复时钟和对齐数据。这直接公开了该技术特征。 |
| **技术特征E**：锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路，<br>《直接公开》 | [0032]：“PLL 24可以接收参考时钟信号(refclk)及其补信号(refclkb)并且将高速时钟信号46输出到复用器48。”<br>[0033]：“所选时钟信号52被提供到主发射机40，主发射机40还将所选时钟信号52传递到主时钟数据恢复(CDR)电路54。主发射机40将所选时钟信号52提供到主串行化器56和驱动器58。” | 对比文件[0032]段公开了PLL 24接收参考时钟信号并输出高速时钟信号46。[0033]段说明该高速时钟信号经过复用器48选择后作为“所选时钟信号52”被提供给主发射机40（内含驱动器）和主CDR电路54。因此，对比文件直接公开了PLL接收参考时钟并输出时钟信号至发射机驱动器和CDR电路的技术方案。 |
| **技术特征F**：其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上<br>《直接公开》 | [0033]：“驱动器58可以将所选时钟信号52驱动到芯片间总线16上作为差分端时钟信号52’。” | 对比文件[0033]段明确记载了驱动器58将所选时钟信号52驱动到芯片间总线16上。所选时钟信号52即为主时钟信号，驱动器58是发射机的一部分，其通过总线接口（主总线接口28）进行输出。这直接公开了该特征。 |
| **技术特征G**：控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率，<br>《直接公开》 | [0032]：“来自MCS 18的控制信号(未解说)致使PLL 24调节高速时钟信号46的频率。”<br>[0036]：“定时器/温度逻辑86可以将信号提供给主CDR电路54。” | 对比文件中的“主控制系统18 (MCS)”即为目标专利中的“控制系统”。[0032]段明确记载MCS 18通过控制信号控制PLL 24以调节其输出时钟信号的频率。[0036]段表明MCS 18与CDR电路54也存在耦合关系（通过定时器/温度逻辑86）。因此，对比文件直接公开了控制系统操作地耦合至PLL和CDR电路，并被配置成控制PLL改变频率。 |
| **技术特征H**：其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续<br>《直接公开》 | [0013]：“数据传输在独立于远程从IC处的时钟活动的频率改变期间继续。” | 对比文件[0013]段在概述部分明确记载了完全相同的表述：“数据传输在独立于远程从IC处的时钟活动的频率改变期间继续。”这毫无疑义地直接公开了该技术特征。 |
| **技术特征I**：以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路，<br>《直接公开》 | [0036]：“温度传感器80将温度信号提供给温度控制逻辑82。定时器控制逻辑84可以与温度控制逻辑82相关联，并且被集成到单个定时器/温度逻辑86或者可以分开。定时器/温度逻辑86可以将信号提供给主CDR电路54。” | 对比文件[0036]段公开了“温度控制逻辑82”和“定时器/温度逻辑86”，它们共同构成了温度控制电路。该电路从温度传感器80接收信号（操作地耦合），同时“定时器/温度逻辑86”将信号提供给主CDR电路54（操作地耦合）。温度控制逻辑82与MCS 18（控制系统）的关联性在系统中是隐含的，但考虑到MCS 18是主芯片的控制核心，负责配置和协调各部件（如可编程端），本领域技术人员可以毫无疑义地理解温度控制电路需要与控制系统交互以执行基于温度的控制策略。因此，该特征被直接公开。 |
| **技术特征J**：其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。<br>《直接公开》 | [0043]：“在非彼此排他的替换方面中，温度控制逻辑82和122可以使用温度传感器80和80’来检测温度并且在初始对齐时段结束时存储温度传感器值。...周期性地，当前温度传感器值可以与所存储的值作比较，并且如果温度改变高于预定义阈值，则主CDR电路54和从CDR电路110被激活并且执行任何需要的重新对齐。” | 对比文件[0043]段明确描述了温度控制逻辑82使用温度传感器检测温度变化，并在温度变化超过阈值时“激活”（即唤醒）主CDR电路54。该过程由温度控制逻辑（温度控制电路）执行，而温度控制逻辑与控制系统（MCS 18）协同工作。这直接公开了控制系统基于温度改变和温度控制电路来唤醒CDR电路的技术特征。 |
| **技术特征K**：其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。<br>《直接公开》 | [0043]：“在第一示例性方面中，定时器控制逻辑84被用于周期性地唤醒主CDR电路54以检查任何重新对齐需要。...而且，主CDR电路54和从CDR电路110苏醒的时间长度(在被定时器控制逻辑84和124唤醒之后)可以按需或按期望被编程。” | 对比文件[0043]段明确公开了“定时器控制逻辑84”（即定时器控制电路），其用于“周期性地唤醒主CDR电路54”，并且唤醒的“时间长度”可以按需编程（即达一预定时间量），目的是检查并纠正因漂移导致的对齐问题。定时器控制逻辑与控制系统（MCS 18）的耦合关系在系统中是隐含的必然存在。因此，该技术特征被对比文件直接公开。 |
| **技术特征L**：其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。<br>《直接公开》 | [0036]：“温度传感器80将温度信号提供给温度控制逻辑82。” | 对比文件[0036]段明确记载了“温度传感器80将温度信号提供给温度控制逻辑82”。温度控制逻辑82是温度控制电路的一部分，这直接、毫无疑义地公开了温度控制电路被配置成从温度传感器接收温度信号。 |
| **技术特征M**：其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。<br>《隐含公开》 | [0035]：“主接收机42可包括主可编程端68。MCS 18可以将控制信号(未解说)发送到主可编程端68以调节主可编程端68的阻抗。...具体地，如果芯片间总线16相对较短，则主可编程端68的阻抗可以被增大，这降低了输出驱动器功率。在一示例性非限制性方面中，主可编程端68可以在约50欧姆(50Ω)与800欧姆(800Ω)之间变动...” | 对比文件直接公开了接收机（主接收机42）包括可编程端电路（主可编程端68），且其阻抗可由控制系统（MCS 18）配置并变动。对于配置的依据，对比文件提到“如果芯片间总线16相对较短”，芯片间总线的长度直接对应于“到远程从IC的距离”。本领域技术人员能够从“基于总线长度”这一具体实施方式，毫无困难地推理出其实质就是“基于到远程从IC的距离”来配置阻抗，因为总线是连接两个IC的物理路径，其电气特性（如阻抗匹配需求）主要取决于传输路径的长度（即距离）。因此，该技术特征被对比文件隐含公开。 |
| **技术特征N**：其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。<br>《隐含公开》 | [0036]：“温度控制逻辑82...定时器控制逻辑84可以与温度控制逻辑82相关联，并且被集成到单个定时器/温度逻辑86或者可以分开。”<br>[0043]：“定时器控制逻辑84被用于周期性地唤醒主CDR电路54...在非彼此排他的替换方面中，温度控制逻辑82...如果温度改变高于预定义阈值，则主CDR电路54...被激活...” | 对比文件[0036]和[0043]段公开了温度控制逻辑82和定时器控制逻辑84可以相关联甚至集成。同时，[0043]段描述了两种唤醒CDR电路的方式：一是定时器控制逻辑周期性地唤醒；二是温度控制逻辑在温度变化超阈值时激活（唤醒）。本领域技术人员在阅读对比文件后，可以合理推断，作为两种控制逻辑的集成或协作，控制系统完全可以被配置为“响应于来自温度控制电路的信号（如温度超阈值信号）”并“基于定时器控制电路（提供定时功能）”来执行唤醒操作并控制唤醒时长。这是一种逻辑上的延伸和组合，符合隐含公开的宽松判断标准。 |
| **技术特征O**：其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。<br>《隐含公开》 | [0032]：“PLL 24...将高速时钟信号46输出到复用器48。”<br>[0033]：“所选时钟信号52被提供到主发射机40...主发射机40将所选时钟信号52提供到主串行化器56和驱动器58。” | 对比文件明确公开了发射机（主发射机40）包括串行化器（主串行化器56）。对比文件也公开了PLL 24生成高速时钟信号46，经复用器48选择后成为“所选时钟信号52”，该信号被提供给主发射机40，并由主发射机40提供给其内部的主串行化器56。虽然路径中经过了复用器，但串行化器所使用的时钟信号“所选时钟信号52”的源头是PLL 24。本领域技术人员能够毫无疑义地理解，串行化器工作的时钟信号最终来源于PLL，即“从PLL接收时钟信号”（可能通过中间电路）。因此，该技术特征被对比文件隐含公开。 |
| **技术特征P**：其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。<br>《直接公开》 | [0032]：“PLL 24可以接收参考时钟信号(refclk)及其补信号(refclkb)并且将高速时钟信号46输出到复用器48。复用器48还接收低速时钟信号50。来自MCS 18的控制信号(未解说)致使复用器48在高速时钟信号46与低速时钟信号50之间进行选择以输出所选时钟信号52。”<br>[0033]：“所选时钟信号52被提供到主发射机40，主发射机40还将所选时钟信号52传递到主时钟数据恢复(CDR)电路54。” | 对比文件[0032]和[0033]段明确公开了“复用器48”，其耦合至PLL 24并接收来自PLL的“高速时钟信号46”以及“低速时钟信号50”，并在控制系统（MCS 18）控制下选择其一作为“所选时钟信号52”输出。该所选时钟信号52被传递至发射机（主发射机40）和CDR电路（主CDR电路54）。这完全且直接地公开了技术特征P。 |
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