### 对比文件名称：2006-03-09_JP2006066971A_发明专利_JP2006066971A Clock data recovery circuit
### 目标专利名称：用于芯片到芯片通信的系统和方法CN106796563B
### 模型名称：DeepSeek-R1
特征比对表格：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：总线接口，所述总线接口被配置成耦合至芯片间总线<br>《隐含公开》 | 对比文件说明书第[2]段：“差動レシーバ１は、高速な差動シリアルデータ信号Ｒ＋，Ｒ−が外部から入力され、該差動シリアルデータ信号Ｒ＋，Ｒ−をディジタルデータ信号に変換する。”<br>（译文：差分接收器1，高速差分串行数据信号R+，R-从外部输入，并将该差分串行数据信号R+，R-转换为数字数据信号。） | 对比文件中的“差動レシーバ（差分接收器）1”用于接收外部输入的差分串行数据信号并将其转换为数字信号。在目标专利中，总线接口的功能是耦合至芯片间总线以接收和/或发送信号。虽然对比文件没有明确提及“芯片间总线”这一术语，但其描述的差分接收器接收来自外部的数据信号，这隐含了该接收器必须通过某种物理接口（例如引脚、传输线）耦合至外部信号传输介质（即总线）。本领域技术人员能够毫无疑义地理解，任何接收外部信号的电路都必须具备一个与外部传输介质相连接的接口。因此，差分接收器1作为信号接收的入口，其本身即构成了一个被配置为耦合至外部数据传输路径（总线）的接口，其作用与目标专利中总线接口的接收功能部分相同。因此，该技术特征被对比文件隐含公开。 |
| **技术特征B**：发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输<br>《未公开》 | 无相关描述。 | 对比文件（JP2006066971A）的核心内容是一种时钟数据恢复（CDR）电路，其功能是从输入的串行数据信号中恢复出时钟信号。在整个说明书中，仅描述了接收外部数据信号（通过差分接收器1）并进行处理以恢复时钟，完全没有提及任何将数据信号输出或驱动到外部总线上的发射机、驱动器或类似结构。对比文件关注的是接收路径和时钟恢复，不涉及发送路径。因此，本领域技术人员无法从对比文件中得出具有数据发射功能的“发射机”和“驱动器”的技术方案。该技术特征未被公开。 |
| **技术特征C**：接收机，所述接收机耦合至所述总线接口<br>《隐含公开》 | 对比文件说明书第[2]段：“差動レシーバ１は、高速な差動シリアルデータ信号Ｒ＋，Ｒ−が外部から入力され、該差動シリアルデータ信号Ｒ＋，Ｒ−をディジタルデータ信号に変換する。”<br>（译文：差分接收器1，高速差分串行数据信号R+，R-从外部输入，并将该差分串行数据信号R+，R-转换为数字数据信号。） | 对比文件中的“差動レシーバ（差分接收器）1”负责接收外部差分信号并将其转换为内部可处理的数字信号。在目标专利中，“接收机”的功能是耦合至总线接口以接收来自芯片间总线的信号。对比文件的差分接收器1正是执行接收外部信号并将其转换这一核心功能的电路模块。虽然对比文件没有明确使用“接收机”这一术语，也未描述其与一个独立“总线接口”的耦合关系，但差分接收器1必然通过其输入引脚耦合至外部信号传输路径（即事实上的接口）。本领域技术人员能够合理推断出，该差分接收器即构成了一个接收机，其作用与目标专利中接收机的作用（接收信号）实质相同。因此，该技术特征被对比文件隐含公开。 |
| **技术特征D**：时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机<br>《直接公开》 | 对比文件说明书第[2]段：“クロックデータリカバリ回路２は、差動レシーバ１から出力されたディジタルのデータ信号ＤＡＴＡに同期したクロック信号ＣＬＫを生成して出力する。”<br>（译文：时钟数据恢复电路2，生成并输出与从差分接收器1输出的数字数据信号DATA同步的时钟信号CLK。）<br>对比文件说明书第[2]段：“図２において、クロックデータリカバリ回路２は、位相周波数比較器ＰＦＤ、位相比較器ＰＤ、チャージポンプ回路ＣＰ１，ＣＰ２、ループフィルタＬＰＦ、電圧制御発振器ＶＣＯ、演算増幅器ＡＭＰ及び分周器１１を備えている。”<br>（译文：在图2中，时钟数据恢复电路2包括相位频率比较器PFD、相位比较器PD、电荷泵电路CP1、CP2、环路滤波器LPF、电压控制振荡器VCO、运算放大器AMP和分频器11。） | 对比文件的主题即为“时钟数据恢复电路”，其明确公开了“クロックデータリカバリ回路（CDR电路）2”。该CDR电路2接收从差分接收器1输出的数字数据信号DATA，并从中生成同步的时钟信号CLK。这清晰地表明CDR电路2在功能上耦合至接收信号的前端电路（即差分接收器1）。对比文件说明书第[2]段进一步详细描述了CDR电路2的内部构成（PFD、PD、VCO等），这些是CDR电路的典型组件。因此，本领域技术人员能够毫无疑义地确定对比文件公开了一个操作地耦合至接收前端（差分接收器1）的CDR电路，其作用与目标专利中CDR电路的作用（从接收到的信号中恢复时钟）完全相同。该技术特征被对比文件直接公开。 |
| **技术特征E**：锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路，<br>《隐含公开》 | 对比文件说明书第[2]段：“図２において、クロックデータリカバリ回路２は、位相周波数比較器ＰＦＤ、...、電圧制御発振器ＶＣＯ、...を備えている。”<br>（译文：在图2中，时钟数据恢复电路2包括相位频率比较器PFD、...、电压控制振荡器VCO、...。）<br>对比文件说明书第[2]段：“また、クロックデータリカバリ回路２には、クロックデータリカバリ回路２が動作し始めたときに使用する所定の周波数の基準クロック信号Ｆｒが入力されている。”<br>（译文：此外，在时钟数据恢复电路2中，输入有当时钟数据恢复电路2开始动作时使用的预定频率的基准时钟信号Fr。）<br>对比文件说明书第[2]段：“電圧制御発振器ＶＣＯから出力された出力クロック信号ＣＬＫは、位相比較器ＰＤ及び分周器１１にそれぞれ入力され...”<br>（译文：从电压控制振荡器VCO输出的输出时钟信号CLK，分别输入到相位比较器PD和分频器11...） | 对比文件中的CDR电路2包含相位频率比较器（PFD）、环路滤波器（LPF）和电压控制振荡器（VCO），这些组件共同构成了一个锁相环（PLL）结构。该PLL接收一个基准时钟信号Fr（参考时钟信号），并通过VCO产生输出时钟信号CLK。输出时钟信号CLK被反馈至相位比较器PD（属于CDR电路的一部分）和分频器11用于频率/相位比较。虽然对比文件没有明确将该结构称为“PLL”，也未描述其输出时钟信号到“发射机的驱动器”（因为对比文件无发射机），但其描述的由PFD、LPF、VCO组成的闭环系统正是PLL的典型实现。本领域技术人员能够毫无疑义地识别出这是一个PLL，其接收参考时钟Fr并输出时钟信号CLK至CDR电路内部组件（如PD）。因此，PLL的功能结构被直接公开，尽管其输出目的地不完全相同（目标专利输出至驱动器和CDR，对比文件输出至CDR内部组件），但PLL的核心功能（基于参考信号生成时钟）已被实质公开。考虑到隐含公开判断标准宽松，可以认为PLL及其接收参考时钟并输出时钟信号的特征被隐含公开。 |
| **技术特征F**：其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上<br>《未公开》 | 无相关描述。 | 对比文件完全没有涉及将生成的时钟信号作为“主时钟信号”输出到外部总线或芯片间总线上。对比文件生成的时钟信号CLK主要用于内部同步（例如输入到相位比较器PD）或可能供后续电路使用，但说明书未提及将其主动驱动到外部接口上以提供给另一个芯片。目标专利中“发射机输出主时钟信号到芯片间总线”是其实施非对称架构（主芯片提供时钟，从芯片无时钟）的关键特征。对比文件未公开任何此类功能。因此，该技术特征未被公开。 |
| **技术特征G**：控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率，<br>《隐含公开》 | 对比文件说明书第[2]段：“制御回路３は、クロックデータリカバリ回路２から出力されたクロック信号ＣＬＫをモニタしてクロックデータリカバリ回路２の動作制御を行う。”<br>（译文：控制电路3，监控从时钟数据恢复电路2输出的时钟信号CLK，并进行时钟数据恢复电路2的动作控制。）<br>对比文件说明书第[2]段：“制御回路３は、電圧制御発振器ＶＣＯの出力クロック信号ＣＬＫが所望の周波数になったことを検出すると、制御信号ＦＬＯＣＫをローレベルからハイレベルに立ち上げ、位相比較器ＰＤが排他的にアクティブとなって...”<br>（译文：当控制电路3检测到电压控制振荡器VCO的输出时钟信号CLK已达到期望频率时，将控制信号FLOCK从低电平切换到高电平，使得相位比较器PD被排他性地激活...） | 对比文件公开了“制御回路（控制电路）3”，其监控CDR电路2输出的时钟信号CLK，并对CDR电路2的动作进行控制。具体地，控制电路3通过输出控制信号FLOCK来切换CDR电路的工作模式（例如，从频率比较模式切换到相位比较模式），这实质上是通过控制PLL（由PFD、VCO等构成）的反馈环路来调整和稳定输出时钟CLK的频率。虽然对比文件控制PLL的主要目的是为了频率锁定和相位同步（以应对数据信号的抖动和外部条件变化），而目标专利控制PLL是为了主动改变主时钟频率以应对EMI，但两者在“控制系统操作地耦合至PLL和CDR电路，并通过控制PLL来影响输出时钟信号”这一基本技术手段上是相同的。本领域技术人员能够从对比文件控制电路3监控并发送控制信号给CDR电路（内含PLL）这一描述中，合理推断出存在一个可控制PLL的系统。因此，该技术特征被对比文件隐含公开。 |
| **技术特征H**：其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续<br>《未公开》 | 无相关描述。 | 该技术特征描述了在主时钟频率改变期间，数据传输能够继续进行，且这一过程不依赖于远程从IC的时钟活动。这是目标专利非对称架构（从设备无本地时钟/PLL）带来的一个特定优势。对比文件仅涉及单个CDR电路从其接收的数据流中恢复时钟，根本不涉及“远程从IC”、“主/从”关系、以及在进行频率改变时数据传输的连续性。对比文件没有描述任何跨芯片的通信场景，也没有提及在频率调整期间数据流的处理方式。因此，该技术特征未被公开。 |
| **技术特征I**：以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路，<br>《隐含公开》 | 对比文件说明书第[2]段：“本発明のクロックデータリカバリ回路によれば、...外部の温度変動や電源電圧変動が起こった場合でも周波数比較側の電圧調整で対応することができ、動作の安定化を図ることができる。”<br>（译文：根据本发明的时钟数据恢复电路，...即使外部发生温度变动或电源电压变动，也能通过频率比较侧的电压调整来应对，能够谋求动作的稳定化。）<br>对比文件说明书第[2]段：“電圧制御発振器ＶＣＯは、第１制御電圧ＶＣＯＩＮ１及び第２制御電圧ＶＣＯＩＮ２の各電圧に応じて発振周波数Ｆａの調整を行う。”<br>（译文：电压控制振荡器VCO，根据第一控制电压VCOIN1和第二控制电压VCOIN2各自的电压来调整振荡频率Fa。）<br>对比文件说明书第[2]段：“第２制御電圧ＶＣＯＩＮ２の場合は、外部の電圧・温度変動に対して発振周波数Ｆａを補償するように設計する必要がある。”<br>（译文：对于第二控制电压VCOIN2，需要设计成对外部的电压、温度变动补偿振荡频率Fa。） | 对比文件明确提及其CDR电路设计能够应对“温度变动”，并通过第二控制电压VCOIN2的调整来补偿温度变化对振荡频率Fa的影响。虽然对比文件没有明确命名一个独立的“温度控制电路”，但其整个控制机制（包括产生第二控制电压VCOIN2的运算放大器AMP环路）实质上起到了温度补偿（即温度控制）的作用。该补偿机制内置于CDR电路和控制环路中，必然操作地耦合至控制电路3和CDR电路的核心部件（VCO）。本领域技术人员能够从对比文件描述的“应对温度变动”、“补偿温度变动”的功能中，合理推断出其中包含了用于实现温度补偿功能的电路，该电路与控制系统和CDR电路协同工作。因此，该技术特征被对比文件隐含公开。 |
| **技术特征J**：其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。<br>《未公开》 | 无相关描述。 | 该技术特征限定了控制系统基于温度变化和温度控制电路来“唤醒”CDR电路。目标专利中，CDR电路可以被置于低功率或睡眠模式，并在需要时被唤醒以进行重新校准。对比文件的CDR电路被描述为持续工作以进行频率和相位跟踪，没有提及任何“睡眠”、“唤醒”或低功率模式。其温度补偿功能是在电路正常工作时持续进行的，而非通过唤醒休眠的CDR电路来实现。因此，对比文件完全没有公开“唤醒CDR电路”这一特定操作。该技术特征未被公开。 |
| **技术特征K**：其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。<br>《未公开》 | 无相关描述。 | 该技术特征明确限定了“定时器控制电路”以及“周期性唤醒CDR电路以纠正时钟漂移”的功能。对比文件中完全没有提及任何定时器、周期性操作或为了纠正时钟漂移而唤醒电路的概念。其CDR电路是连续运行的。因此，该技术特征未被公开。 |
| **技术特征L**：其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。<br>《未公开》 | 无相关描述。 | 对比文件虽然提到了应对温度变动，但并未具体描述温度信号的来源。说明书没有提及任何“温度传感器”或温度控制电路接收来自传感器的温度信号。温度补偿是通过电路内部的反馈机制（如运算放大器AMP调整第二控制电压）实现的，而非基于一个独立的温度传感器输入的信号。因此，该技术特征未被公开。 |
| **技术特征M**：其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。<br>《未公开》 | 无相关描述。 | 对比文件中的差分接收器1没有描述具有可编程的端阻抗。其说明书完全没有涉及接收端的阻抗匹配、可编程性，更没有提及基于到另一芯片的距离来配置阻抗。该技术特征涉及目标专利中为了优化功耗和信号完整性而设计的特定电路，在对比文件中找不到任何对应或暗示。因此，该技术特征未被公开。 |
| **技术特征N**：其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。<br>《未公开》 | 无相关描述。 | 该技术特征结合了定时器控制电路和温度控制电路来触发CDR电路的唤醒。如前所述，对比文件既未公开定时器控制电路，也未公开CDR电路的唤醒机制。因此，该技术特征未被公开。 |
| **技术特征O**：其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。<br>《未公开》 | 无相关描述。 | 对比文件没有发射机，因此自然不会有发射机中的串行化器。该技术特征未被公开。 |
| **技术特征P**：其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。<br>《未公开》 | 无相关描述。 | 对比文件的CDR电路中不存在复用器，也没有描述接收“低速时钟信号”并在高速时钟和低速时钟之间进行选择以传递至发射机和CDR电路。该技术特征是目标专利中用于实现不同工作模式（如节能模式）的特定组件，在对比文件中无对应。因此，该技术特征未被公开。 |
<<<D>>><<<c>>><<<g>>><<<i>>>