对比文件名称：2015-04-09_US2015098542A_发明申请_US20150098542A1 METHOD FOR PORTABLE DEVICE PROCESSING DATA BASED ON CLOCK EXTRACTED FROM DATA FROM HOST
目标专利名称：用于芯片到芯片通信的系统和方法CN106796563B
模型名称：DeepSeek最新版模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：总线接口，所述总线接口被配置成耦合至芯片间总线<br>**隐含公开** | [0034] ...an electronic portable device 10, such as portable storage device, smart phone or mobile phone, may be hot-plugged into an electronic host device 20, such as laptop or notebook computer or desktop computer.<br>[0040] ...The transmitting driver 180 is configured to drive the transmitting signal or data stream in the serial format at the PLL clock to the electronic host device 20. | 对比文件描述了电子便携设备（10）可以热插拔到电子主机设备（20）。热插拔的实现必然需要一个物理接口来连接两个设备，这个接口可以理解为一种总线接口。虽然对比文件没有明确使用“总线接口”这一术语，但“hot-plugged into”这一描述隐含了两个设备之间存在一个允许信号传输的连接接口，本领域技术人员可以毫无疑义地理解该接口用于耦合设备间的通信链路，这相当于目标专利中“被配置成耦合至芯片间总线”的总线接口。 |
| **技术特征B**：发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输<br>**直接公开** | [0040] The data transceiver 100 may include a parallel-to-serial converter 170 configured to convert a transmitting signal or data stream in a parallel format into one in a serial format based on the PLL clock... The transmitting driver 180 is configured to drive the transmitting signal or data stream in the serial format at the PLL clock to the electronic host device 20. | 对比文件公开了并行到串行转换器（170）和发射驱动器（180）。驱动器（180）将基于PLL时钟的串行格式数据信号驱动到电子主机设备（20）。这直接对应于目标专利的发射机，其包括驱动器，并将数据信号输出到接口进行传输。因此，技术特征B被直接公开。 |
| **技术特征C**：接收机，所述接收机耦合至所述总线接口<br>**直接公开** | [0035] ...The signal conditioning circuit 101 may include an equalizer (EQ) 102 configured to equalize a signal or a serial data stream in a digital format received by the electronic portable device 10...<br>[0036] Referring to FIG. 2A, the data transceiver 100 may include a clock and data recovery (CDR) circuit 110 arranged downstream of and coupled to an output of the equalizer 102 of the signal conditioning circuit 101. | 对比文件公开了信号调理电路（101），包括均衡器（102），用于处理电子便携设备接收到的信号。接收到的信号通过均衡器（102）后送至CDR电路（110）。均衡器（102）和CDR电路（110）共同构成了接收路径，用于接收和解码来自主机设备的信号，这对应于目标专利中耦合至总线接口的接收机。因此，技术特征C被直接公开。 |
| **技术特征D**：时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机<br>**直接公开** | [0036] ...the data transceiver 100 may include a clock and data recovery (CDR) circuit 110 arranged downstream of and coupled to an output of the equalizer 102 of the signal conditioning circuit 101. The CDR circuit 110 may extract a track clock based on a base frequency of the received signal or data stream. | 对比文件明确公开了时钟数据恢复（CDR）电路（110），其连接到均衡器（102）（属于接收路径的一部分）的输出，并从接收到的信号中提取跟踪时钟（track clock）。这完全对应于目标专利中操作地耦合至接收机的CDR电路。因此，技术特征D被直接公开。 |
| **技术特征E**：锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路，<br>**隐含公开** | [0038] ...The phase lock loop (PLL) 140 may employ the selected clock as an input to generate a PLL clock having a frequency equal to a multiple of that of the selected clock...<br>[0040] ...convert a transmitting signal or data stream... based on the PLL clock. The transmitting driver 180 is configured to drive... at the PLL clock...<br>[0038] ...The controller (CON) 150 configured to generate a digital code based on the PLL clock... | 对比文件公开了锁相环（PLL）（140），它接收来自多路复用器（120）的选定时钟（该时钟可来自CDR或内部振荡器），并生成PLL时钟。PLL时钟被提供给控制器（150）和并行到串行转换器（170），后者用于发射机驱动数据。控制器（150）使用PLL时钟来生成调整内部振荡器的代码。虽然PLL时钟没有明确被描述为直接输出到CDR电路，但CDR电路（110）包含自己的VCO（111）来生成跟踪时钟，且PLL的输入时钟之一可能来自CDR。本领域技术人员可以理解，在时钟恢复和发射系统中，PLL生成的时钟信号会用于同步发射和数据恢复相关电路，这隐含了PLL输出时钟信号到发射机驱动器和相关时钟恢复/控制系统（包括CDR相关功能）的技术方案。 |
| **技术特征F**：其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上<br>**未公开** | 无相应内容。 | 目标专利的核心特征之一是主IC通过总线接口主动向芯片间总线输出一个主时钟信号（例如，差分端时钟信号52’），供从IC使用。对比文件描述的系统是电子便携设备从电子主机设备接收信号并提取时钟，然后可能使用该时钟或内部调整后的时钟向主机发送数据。在整个描述中，没有迹象表明便携设备（相当于可能的“主”设备）会向主机（相当于可能的“从”设备）输出一个独立的、专用的主时钟信号。时钟流主要是从主机到便携设备（用于恢复），便携设备内部生成时钟用于发射。因此，该特征未被公开。 |
| **技术特征G**：控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率，<br>**未公开** | 无相应内容。 | 目标专利的控制系统（如MCS 18）被配置为通过控制PLL（24）来动态改变主时钟信号的频率，目的是缓解EMI或适应条件变化。对比文件中的控制器（CON 150）主要用于根据接收到的PLL时钟或跟踪时钟来调整内部振荡器（130）的频率，以使内部时钟更精确，并未提及控制器会主动控制PLL（140）以改变其输出频率。PLL（140）的功能是倍频和同步，其频率由输入选定时钟决定，而输入时钟的选择（通过MUX 120）和PLL本身的频率改变控制并未被描述为由控制系统执行以实现频率捷变。因此，该特征未被公开。 |
| **技术特征H**：其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续<br>**未公开** | 无相应内容。 | 该特征描述了主IC改变其输出时钟频率时，数据传输可以继续进行，且不受远端从IC处时钟活动（例如，从IC没有PLL，无需稳定时间）的影响。这是目标专利由于从设备无PLL架构带来的优势。对比文件完全没有涉及在通信过程中主动改变PLL输出频率的场景，更不用说讨论在这种频率改变期间数据传输的连续性以及其与远端设备时钟活动的关系。因此，该特征未被公开。 |
| **技术特征I**：以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路，<br>**未公开** | 无相应内容。 | 目标专利明确包含温度控制电路（如82，122），它与控制系统和CDR电路耦合，用于基于温度变化管理CDR电路的唤醒。对比文件中提到了温度变化是影响内部时钟精度的因素之一（见[0083]：“Due to... temperature change...”），但全文没有任何地方公开了专门的“温度控制电路”，也没有描述基于温度信号来操作地耦合控制系统和CDR电路以唤醒CDR的电路结构。因此，该特征未被公开。 |
| **技术特征J**：其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。<br>**未公开** | 无相应内容。 | 如特征I所述，对比文件未公开温度控制电路，自然也没有公开控制系统基于温度改变和该电路来唤醒CDR电路的功能。目标专利的这一特征用于补偿温度漂移。对比文件虽然提及温度变化会导致不准确性，但解决方式是持续或周期性地根据跟踪时钟调整内部振荡器（参见图4流程和方程3），并未提及通过温度传感器和专用电路来触发CDR电路的唤醒。因此，该特征未被公开。 |
| **技术特征K**：其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。<br>**未公开** | 无相应内容。 | 目标专利包含定时器控制电路（如84，124），用于周期性地唤醒CDR电路以纠正时钟漂移。对比文件没有公开任何“定时器控制电路”。虽然对比文件的内部时钟调整过程可能是周期性的或持续的，但这是由控制器（150）根据算法执行的，并非由一个独立的定时器控制电路来触发CDR的周期性唤醒。因此，该特征未被公开。 |
| **技术特征L**：其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。<br>**未公开** | 无相应内容。 | 目标专利的温度控制电路从温度传感器（80，80’）接收温度信号。对比文件未公开温度控制电路，也未提及任何温度传感器向此类电路提供信号。因此，该特征未被公开。 |
| **技术特征M**：其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。<br>**未公开** | 无相应内容。 | 目标专利的接收机（如主可编程端68）包含可编程端电路，其阻抗可调，且控制系统基于到远程从IC的距离来配置该阻抗以优化功耗和信号完整性。对比文件完全没有提及接收机端阻抗的可编程性，更没有提到基于设备间距离来配置阻抗。因此，该特征未被公开。 |
| **技术特征N**：其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。<br>**未公开** | 无相应内容。 | 该特征结合了温度控制电路和定时器控制电路的功能。如前所述，对比文件既未公开温度控制电路，也未公开定时器控制电路。因此，该特征未被公开。 |
| **技术特征O**：其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。<br>**隐含公开** | [0040] The data transceiver 100 may include a parallel-to-serial converter 170 configured to convert a transmitting signal or data stream in a parallel format into one in a serial format based on the PLL clock. | 对比文件公开了并行到串行转换器（170），它基于PLL时钟将并行数据转换为串行数据。并行到串行转换器是发射机中串行化器的典型实现。因此，发射机包含串行化器（170），且该串行化器被配置为基于PLL时钟工作，这隐含了它从PLL接收时钟信号。因此，技术特征O被隐含公开。 |
| **技术特征P**：其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。<br>**未公开** | [0038] ...a multiplexer (MUX) 120... The multiplexer (MUX) 120 may select one of the divided track clock or track clock from the divider (Div) 128 or voltage-controlled oscillator (VCO) 111 and the internal clock from the internal oscillator so as to generate the selected clock to a phase lock loop (PLL) 140... | 对比文件公开了复用器（120），它选择来自CDR电路的时钟或来自内部振荡器的时钟，并将选定的时钟提供给PLL（140）。然而，该复用器的输入不包括“低速时钟信号”，其输出是提供给PLL作为输入，而不是从PLL接收信号后再选择性地传递给发射机和CDR电路。目标专利的复用器（48）作用是在PLL生成的高速时钟和低速时钟之间选择，并将选择的时钟直接传递给发射机和CDR，以实现不同功耗模式。两者结构、位置和功能目的均不同。因此，该特征未被公开。 |
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