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对比文件列表
1978-06-13_US4095278A_发明授权_US4095278A Instruction altering system_+++D_N+++.docx
2026-03-19 23:44
1989-10-19_WO1989009962A_发明申请_WO1989009962A1 METHOD AND APPARATUS FOR IMPROVED EXECUTION OF INSTRUCTION SEQUENCES_+++d_n_o+++.docx
2026-03-19 23:44
2000-04-11_US6049860A_发明授权_US6049860A Pipelined floating point stores_+++D+++.docx
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2002-11-28_US2002178346A_发明申请_US20020178346A1 Lowering priority and elimination scheme for useless instructions_+++D_O+++.docx
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2004-03-04_US2004044878A_发明申请_US20040044878A1 Synchronisation between pipelines in a data processing apparatus_+++D_O_a_b_c_e_f_g_h_k_l_m_n+++.docx
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2004-08-18_CN1521623A_发明公开_CN1521623A 编译设备和编译方法_+++d_o+++.docx
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2004-08-19_JP2004234126A_发明专利_JP2004234126A Compiler and compiling method_+++d_f_o+++.docx
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2005-12-15_JP2005538439A_发明专利_JP2005538439A Synchronization between the pipeline in a data processing device_+++d+++.docx
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2006-08-29_US7100021B_发明授权_US07100021B1 Barrier synchronization mechanism for processors of a systolic array_+++B_K_c_d+++.docx
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2008-07-08_US7398358B_发明授权_US07398358B2 Method and apparatus for high performance branching in pipelined microsystems_+++D_N+++.docx
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2008-12-04_US2008301342A_发明申请_US20080301342A1 Device Directed Memory Barriers_+++d+++.docx
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2010-09-09_JP2010530571A_发明专利_JP2010530571A Memory barrier destined for the device_+++A_B_E_G_H_c_d_f_i_j_k_l_m_n_o+++.docx
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2010-09-28_US7805592B_发明授权_US07805592B2 Early resolving instructions_+++D_n_o+++.docx
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2011-07-07_WO2011081718A_发明申请_WO2011081718A2 MECHANISMS TO ACCELERATE TRANSACTIONS USING BUFFERED STORES_+++d_i_k_m+++.docx
2026-03-19 23:44
2011-10-20_US2011258415A_发明申请_US20110258415A1 APPARATUS AND METHOD FOR HANDLING DEPENDENCY CONDITIONS_+++d_f_k+++.docx
2026-03-19 23:44
2012-07-12_AU2010337318A_发明专利_AU2010337318A1 Mechanisms to accelerate transactions using buffered stores_+++d_i_j+++.docx
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2012-09-19_KR1020120103715A_发明公开_KR1020120103715A 버퍼링된 저장을 이용하여 트랜잭션들을 가속화하기 위한 메커니즘들_+++d+++.docx
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2012-10-17_CN102741806A_发明公开_CN102741806A 使用缓冲存储加速事务的机构_+++b_d_i_k+++.docx
2026-03-19 23:44
EP2972787A1_Description_20260310_0117_+++A_B_C_D_E_F_G_H_K_L_M_N_O_i_j+++.docx
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JP2013242876A_Description_20260310_0117_+++d_i+++.docx
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US2004068597A1_Description_20260310_0117_+++d_f_k_l_m_o+++.docx
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US2011145512A1_Description_20260310_0117_+++d+++.docx
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US2013290683A1_Description_20260310_0117_+++D_N_O+++.docx
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2012-07-12_AU2010337318A_发明专利_AU2010337318A1 Mechanisms to accelerate transactions using buffered stores_+++d_i_j+++.docx

对比文件的名称:2012-07-12_AU2010337318A_发明专利_AU2010337318A1 Mechanisms to accelerate transactions using buffered stores

目标专利的名称:消除指令处理电路中的冗余同步屏障和相关处理器系统、方法以及计算机可读媒体CN105009074B

本次调用的模型名称:DeepSeek

## 特征比对表格

技术特征描述及公开性判断结果对比文件原文引用公开性论述
**A:** 其包括:检测第一指令,所述第一指令指示关于计算机架构需要后续同步屏障且所述计算机架构允许由计算机硬件自动地执行同步操作的操作《未公开》无相关引用。目标专利中的“第一指令”指代例如ARM架构的MCR指令,该指令本身指示一项操作(如写入TTBR0),根据计算机架构(ARM),该操作要求软件后续必须提供同步屏障(ISB指令),但同时该操作也允许硬件自动执行同步操作(见目标专利说明书第[0039]段)。对比文件全文主要讨论了软件在事务中插入内存屏障(memory barrier)以避免数据不一致,例如第[0003]、[0017]、[0021]段提到的“store barrier instruction”或“load barrier instruction”。这些指令本身是屏障指令,其作用是强制排序或同步,但并未描述这些指令本身“指示关于计算机架构需要后续同步屏障且允许硬件自动执行同步操作”。对比文件关注的是软件插入屏障,而非识别一种本身触发硬件同步但仍要求软件后续屏障的特殊指令。因此,本领域技术人员无法从对比文件中直接或合理地推断出该技术特征。
**B:** 响应于所述第一指令,由所述计算机硬件自动地执行所述同步操作《未公开》无相关引用。该特征描述的是硬件对特定指令(如MCR)的自动响应行为。目标专利说明书第[0038]-[0039]段明确描述了MCR指令执行后,硬件“自动启动同步操作”。对比文件中没有任何内容提及或暗示指令的执行会触发硬件自动执行同步操作。对比文件讨论的同步操作(如第[0021]段“executing a memory barrier instruction”)是由软件明确发出的屏障指令本身完成的,属于软件显式控制的行为,而非硬件对非屏障指令的自动响应。因此,该特征未被公开。
**C:** 检测由所述计算机硬件响应于所述第一指令自动执行所述同步操作而导致的第一同步事件《未公开》无相关引用。该特征要求检测硬件自动执行的同步操作所导致的事件。目标专利中,指令处理电路14检测同步事件44、88(见图2、5)。对比文件未描述任何由硬件自动执行同步操作的事件,更未描述检测此类事件。其涉及的“synchronization operation”(如第[0021]段)是执行软件屏障指令的结果,并非对另一指令的自动响应。因此,该特征未被公开。
**D:** 检测指令流中的下一个指令《隐含公开》第[0021]段:“When a memory barrier instruction is encountered in a transaction's instruction stream...”对比文件明确提及在事务的指令流中“遇到”(encounter)内存屏障指令。要“遇到”指令流中的指令,必然涉及对指令流中指令的检测过程。虽然对比文件没有详细描述“检测”的具体电路或步骤,但本领域技术人员能够理解,处理指令流的基础操作即包括按序或按需检测(获取、解码)其中的指令。因此,该特征被对比文件隐含公开。
**E:** 确定所述下一个指令是否包括类型对应于所述第一同步事件的同步屏障《未公开》无相关引用。该特征的核心在于“类型对应”的判断。目标专利中,需判断下一个指令(如ISB)的屏障类型(指令同步)是否与之前检测到的同步事件(指令同步事件)类型相同。对比文件虽然提到了屏障指令(如存储屏障、加载屏障),但并未描述任何机制用于检测一个“同步事件”及其类型,并将后续指令的屏障类型与之比较。对比文件第[0021]段提到了避免插入“another memory barrier instruction”,这仅涉及识别连续的屏障指令本身,而非将后续屏障与一个先前由硬件自动触发的事件类型进行匹配。因此,该特征未被公开。
**F:** 以及响应于确定所述下一个指令包括类型对应于所述第一同步事件的同步屏障,从所述指令流消除所述下一个指令。《未公开》第[0021]段:“...to avoid having to insert another memory barrier instruction after the buffered stores are written to the cache, thereby eliminating a redundant memory barrier.”对比文件提到了“消除冗余的内存屏障”(eliminating a redundant memory barrier),但这发生在不同的上下文和技术手段中。对比文件是通过“使用缓冲存储”(using buffered stores)的机制,在事务提交时将缓冲的存储操作写回缓存,从而**避免**在之后**插入**另一个内存屏障指令。这是一种在指令生成或编译阶段的优化策略,旨在防止冗余屏障的插入。而目标专利的特征F是在指令执行时,动态地检测到已存在的冗余屏障指令并将其从正在处理的指令流中“消除”(例如用NOP替换或移除)。两者虽然目的相似(消除冗余),但技术手段和发生阶段不同:一个是在前端避免插入,另一个是在后端动态移除。本领域技术人员无法从对比文件的“避免插入”直接且毫无疑义地得出目标专利的“检测并消除”。因此,该特征未被直接公开,也不属于隐含公开,因为推理路径和实现方式存在实质差异。
**G:** 其中检测所述第一同步事件包括检测指令同步事件《未公开》无相关引用。目标专利的指令同步事件(如ISB触发的)确保指令流同步。对比文件通篇讨论的是内存屏障(memory barrier),用于确保内存访问顺序,属于数据同步范畴。未提及任何关于指令同步(Instruction Synchronization)或指令同步屏障(ISB)的内容。因此,该特征未被公开。
**H:** 并且其中确定所述下一个指令是否包括类型对应于所述第一同步事件的同步屏障包括检测所述下一个指令是否是指令同步屏障。《未公开》无相关引用。理由同特征G。对比文件未涉及指令同步屏障,只涉及数据内存屏障。因此,该特征未被公开。
**I:** 其中检测所述第一同步事件包括检测数据同步事件《隐含公开》第[0003]段:“...ensure that memory operations occur in a desired order.”;第[0021]段:“...executing a memory barrier instruction to ensure that the load operations...”对比文件中的内存屏障(memory barrier)指令,其作用是确保内存操作(加载、存储)按期望顺序进行并变得全局可见,这本质上属于数据同步事件。虽然对比文件没有明确使用“数据同步事件”这一术语,但本领域技术人员能够理解,内存屏障的执行就是为了实现数据访问的同步。因此,检测内存屏障指令的执行,即相当于隐含公开了检测数据同步事件。
**J:** 并且其中确定所述下一个指令是否包括类型对应于所述第一同步事件的同步屏障包括检测所述下一个指令是否是数据同步屏障。《隐含公开》第[0021]段:“When a memory barrier instruction is encountered...”;“...another memory barrier instruction...”对比文件明确提到了“内存屏障指令”(memory barrier instruction)。当在指令流中遇到一个内存屏障指令时,即是在检测一个数据同步屏障。因此,该特征被对比文件隐含公开。
**K:** 其中检测所述第一同步事件包括设定同步旗标。《未公开》无相关引用。目标专利中使用同步旗标38来记录同步事件的发生(见图1,说明书第[0027]、[0070]段)。对比文件未描述任何使用旗标(flag)来标记或跟踪同步事件是否发生的机制。其优化逻辑基于事务缓冲和提交模型,而非基于事件触发的状态旗标。因此,该特征未被公开。
**L:** 其进一步包括响应于确定所述下一个指令不包括类型对应于所述第一同步事件的同步屏障而清除所述同步旗标。《未公开》无相关引用。该特征依赖于特征K的同步旗标机制。由于对比文件未公开设定同步旗标,自然也未曾公开在特定条件下清除该旗标。因此,该特征未被公开。
**M:** 其中确定所述下一个指令是否包括类型对应于所述第一同步事件的同步屏障包括确定是否设定所述同步旗标。《未公开》无相关引用。该特征同样依赖于特征K的同步旗标机制。对比文件没有使用旗标来判断后续指令是否为冗余屏障,其判断基于事务状态和缓冲存储的写回。因此,该特征未被公开。
**N:** 其中从所述指令流消除所述下一个指令包括用指示无操作的指令代替所述指令流中的所述下一个指令。《未公开》无相关引用。目标专利中消除冗余屏障的一种具体方式是用NOP指令替换(见说明书第[0030]、[0042]段)。对比文件仅提及“消除冗余的内存屏障”,但未揭示在运行时通过将屏障指令替换为NOP指令来实现消除的具体方式。其“消除”是通过避免插入来实现的。因此,该特征未被公开。
**O:** 其中从所述指令流消除所述下一个指令包括从所述指令流移除所述下一个指令。《未公开》无相关引用。目标专利中消除冗余屏障的另一种具体方式是直接从指令流中移除(见说明书第[0042]段)。对比文件同样未揭示这种在运行时动态移除指令的具体实现方式。因此,该特征未被公开。

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