对比文件名称：2009-08-06_US2009195269A_发明申请_US20090195269A1 INPUT STAGE FOR MIXED-VOLTAGE-TOLERANT BUFFER WITH REDUCED LEAKAGE
目标专利名称：具有高电压输入能力的单端比较器电路CN104919703B
模型名称：深度分析模型
## 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用（翻译） | 公开性论述 |
| **A: 输入节点，配置成接收输入电压范围内的输入电压，所述输入电压范围包括第一范围和第二范围**<br>**《隐含公开》** | [0006] “...第一电路可以以3.3V运行...第二电路和I/O缓冲电路都以1.8V运行。”<br>[0031] “在节点202接收到的信号可能具有两个可能的逻辑值：0，代表约0V的电压电平；和1，代表约3.3V的电压电平。” | 对比文件公开了输入节点接收来自第一电路的信号，其电压电平可以是0V（逻辑低）或3.3V（逻辑高）。这定义了一个包含低电平（例如0V）和高电平（例如3.3V）的输入电压范围。本领域技术人员能够理解，该范围可以基于输入电平的阈值划分为“第一范围”和“第二范围”。虽然对比文件没有明确使用“第一范围”和“第二范围”的表述，但其公开的两种输入状态（0V和3.3V）对应了目标专利中第一范围（低电平范围）和第二范围（高电平范围）的概念。因此，本领域技术人员可以从对比文件的内容中合理推断出该技术特征。 |
| **B: 电压受限的输出节点**<br>**《直接公开》** | [0005] “...I/O缓冲电路以与第二电路相同的电源电平运行...”<br>[0032] “...节点204处的输出近似等于VDD，或1.8V。”<br>[0033] “...节点204处的输出近似为0V。” | 对比文件的输入级电路（例如，图2的电路200）的输出节点（节点104/204）连接到第二电路，而第二电路工作于较低的电源电压（例如1.8V）。因此，该输出节点的电压被限制在第二电路的逻辑电平范围内（例如0V至1.8V），这与目标专利中“电压受限的输出节点”的作用相同，即其电压摆幅被限制在较低电压范围内，以适应下游电路。本领域技术人员能够从对比文件公开的电路连接关系中毫无疑义地得出该节点是电压受限的。 |
| **C: 第一半导体器件，配置成在所述输入节点处的输入电压落在所述输入电压范围的所述第一范围内时将所述输入节点与所述电压受限的输出节点耦合**<br>**《直接公开》** | [0032] “当节点202处的信号电压电平为0V时，NMOS晶体管206导通，并且反相器210的输入为0V。因此，节点204处的输出近似等于VDD，或1.8V。” | 当输入电压为0V（落在第一范围，即低电压范围）时，对比文件中的NMOS晶体管206（第一半导体器件）导通，将输入节点202耦合到反相器210（其输出即为电压受限的输出节点204）的输入端。虽然耦合路径中存在反相器，但从功能上看，输入节点202的信号通过第一半导体器件（晶体管206）传递到了决定输出节点204电平的关键节点（反相器的输入）。这与目标专利中第一半导体器件在第一输入范围内将输入节点耦合到输出节点的作用在功能上是等同的。本领域技术人员能够从该描述中直接得出该技术方案。 |
| **D: 第二半导体器件，配置成在所述输入节点处的所述输入电压落在所述输入电压范围的所述第二范围内时将所述电压受限的输出节点耦合至包括电源电压电平的电源电压源**<br>**《隐含公开》** | [0033] “当节点202处的信号电压电平为3.3V时，...NMOS晶体管208导通...因此，PMOS晶体管212和NMOS晶体管214的栅极都偏置在VDD...NMOS晶体管214导通，节点204处的输出约为0V。” | 当输入电压为3.3V（落在第二范围，即高电压范围）时，对比文件中的NMOS晶体管208（第二半导体器件）导通，将电源电压VDD（例如1.8V）连接到反相器210的输入端。由于反相器的作用，这最终导致输出节点204被耦合至低电平（VSS，0V）。目标专利的第二器件作用是在高输入时将输出节点耦合至电源电压源，使输出为高电平。虽然对比文件的输出结果（低电平）与目标专利（高电平）相反，但其第二器件的功能是在特定输入条件下，将输出节点通过电路的逻辑动作耦合到一个确定的电压源（VDD或VSS），以提供与输入相关的确定输出。本领域技术人员能够理解，输出逻辑的极性可以通过增加反相器级数来调整。因此，从对比文件公开的“高输入时第二器件导通，并将电源电压接入电路，从而决定输出状态”这一原理，可以合理推断出该技术特征。 |
| **E: 其中所述输入电压范围大于所述第一或第二半导体器件任一者的工作范围，并且其中所述输入电压范围大于所述电源电压电平**<br>**《直接公开》** | [0005] “...第一电路可以以3.3V运行...第二电路和I/O缓冲电路都以1.8V运行。”<br>[0006] “...第一电路可能以3.3V或5V运行，而第二电路和I/O缓冲电路都以1.8V或2.5V运行。”<br>[0035] “...NMOS晶体管208...的栅氧化层上的压降约为1.5V...” | 对比文件明确说明第一电路（输入源）的工作电压（如3.3V或5V）高于缓冲电路（及其内部器件）的工作电压（如1.8V或2.5V）。输入信号的高电平（3.3V）高于缓冲电路自身的电源电压VDD（1.8V），因此输入电压范围（最大3.3V）大于电路内部器件（如NMOS 206, 208）的正常工作电压范围（最大VDD=1.8V），也大于电源电压电平（1.8V）。这完全符合目标专利该特征的定义。 |
| **F: 耦合至所述电压受限的输出节点的单端电压检测电路**<br>**《隐含公开》** | [0028] “输入电路200包括两个NMOS晶体管206和208以及一个反相器210。”<br>[0032]-[0033] 描述了反相器210根据输入信号电压产生对应的输出逻辑电平（0V或1.8V）。 | 对比文件中的反相器210（或图3中的312、314，图4中的408）接收经过晶体管206/208处理后的信号，并将其转换为逻辑电平输出。这本质上是一个电压检测电路，它检测输入电压是否高于或低于某个阈值（由晶体管的阈值电压和连接方式决定），并产生相应的数字输出。虽然对比文件称之为“反相器”，但其在电路中的作用与目标专利中“单端电压检测电路”的作用（检测输入电压并产生相应输出）是相同的。因此，本领域技术人员可以合理推断出其公开了该特征。 |
| **G: 其中所述单端电压检测电路包括迟滞生成电路系统以降低所述比较器电路的噪声灵敏度**<br>**《未公开》** | 无相关内容。 | 对比文件全文未提及任何用于降低噪声灵敏度的迟滞生成电路或技术。其电路（反相器）是一个简单的门电路，不具备迟滞特性。因此，该技术特征既未被直接公开，也无法从对比文件的内容中合理推断出来。 |
| **H: 其特征在于，所述输入电压范围包括在所述第一范围与所述第二范围之间的第三范围，并且其中在所述输入节点处的所述输入电压落在所述第三范围内时，所述第一和第二半导体器件均不控制所述电压受限的输出节点**<br>**《未公开》** | 无相关内容。 | 对比文件仅描述了输入为明确的高电平（如3.3V）或低电平（如0V）时电路的行为。它没有描述或暗示在第一范围（低电平）和第二范围（高电平）之间存在一个“第三范围”，也没有描述在该范围内两个主要控制晶体管（如206和208）均不导通从而导致输出节点处于“不受控制”或“浮置”状态。该特征是目标专利为解决特定电压区间内的问题（如[0036]段所述）而提出的特定技术手段，在对比文件中没有对应公开或启示。 |
| **I: 其特征在于，所述第一和第二半导体器件包括金属氧化物半导体晶体管**<br>**《直接公开》** | [0028] “输入电路200包括两个NMOS晶体管206和208以及一个反相器210。”<br>图2明确标示了晶体管206和208为NMOS晶体管。 | NMOS晶体管是金属氧化物半导体（MOS）晶体管的一种。对比文件明确公开了第一和第二半导体器件（晶体管206和208）是NMOS晶体管，即金属氧化物半导体晶体管。 |
| **J: 其特征在于，所述第一和第二半导体器件的工作范围的最大电压为约1.8V**<br>**《直接公开》** | [0005] “...第二电路和I/O缓冲电路都以1.8V运行。”<br>[0035] “...NMOS晶体管208...的栅氧化层上的压降约为1.5V...” | 对比文件明确说明缓冲电路（包含晶体管206和208）的电源电压VDD为1.8V。这意味着电路中的晶体管（包括第一和第二半导体器件）的设计工作电压范围（最大Vds, Vgs）是基于此1.8V电源的，其最大工作电压约为1.8V。本领域技术人员能够毫无疑义地得出此结论。 |
| **K: 其特征在于，所述迟滞生成电路系统包括二极管式连接的晶体管以及开关晶体管**<br>**《未公开》** | 无相关内容。 | 如特征G所述，对比文件未公开任何迟滞生成电路。因此，构成迟滞电路的特定元件（如二极管式连接的晶体管和开关晶体管）自然也未被公开。 |
| **L: 其特征在于，所述比较器电路除了漏泄电流之外不消耗静态电流**<br>**《直接公开》** | [0008] “与图1所示的传统输入电路100相关的一个问题是...存在从VDD通过反相器108到地的漏电流。”<br>[0025] “本发明提供了一种用于混合电压系统中的I/O缓冲电路的输入级电路（输入电路），其中该输入级电路没有如上所述与传统输入电路100相关的漏电流问题。”<br>[0033] “PMOS晶体管212完全关断...因此，不存在通过反相器210从VDD到VSS的漏电流。” | 对比文件明确指出其发明目的就是解决传统电路中存在的漏电流问题，并宣称其电路（例如图2的200）在特定状态下（如高输入时）PMOS晶体管完全关断，从而没有漏电流路径。这意味着在稳态下（输入稳定为高或低），电路除了可能存在的极小漏电流外，没有静态电流路径从电源到地。这与目标专利特征L“除了漏泄电流之外不消耗静态电流”的描述和作用完全一致。 |
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