对比文件名称：2010-02-11_US2010033214A_发明申请_US20100033214A1 HIGH VOLTAGE INPUT RECEIVER WITH HYSTERESIS USING LOW VOLTAGE TRANSISTORS
目标专利名称：357具有高电压输入能力的单端比较器电路CN104919703B
模型名称：DeepSeek
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：输入节点，配置成接收输入电压范围内的输入电压，所述输入电压范围包括第一范围和第二范围 《直接公开》 | 说明书[0017]段：“... the hysteresis comparator 102 generates the first output voltage by comparing an external voltage 104 and a reference voltage 106. For example, the external voltage is a pad voltage (e.g., 2.5 volts or 3.3 volts).” 附图1、3显示外部电压104输入至比较器102。 | 对比文件公开了输入节点（如连接外部电压104的节点）用于接收输入电压（外部电压）。该输入电压的范围由示例（2.5V或3.3V）所指示。该输入电压范围必然包括使输出状态发生变化的两个阈值点（正跳变点和负跳变点）所对应的范围，即可以划分为使得输出为低的第一范围和使得输出为高的第二范围（或反之，取决于具体逻辑）。因此，本领域技术人员能够从对比文件中毫无疑义地得出技术特征A所限定的内容。 |
| **技术特征B**：电压受限的输出节点 《直接公开》 | 说明书[0019]段：“...the source follower 108 ... for transferring the first output voltage to an output node of the source follower 108 from a voltage level of the VDDIO to a voltage level (i.e., core voltage level) of the VDD.” | 对比文件中的源跟随器108（例如，NMOS5和NMOS6）接收来自迟滞比较器102的“第一输出电压”，并将其电平从VDDIO（高电压，如3.3V）转换至VDD（核心电压，如1.8V）。源跟随器108的输出节点（即其源极节点）的电压被限制在VDD电平左右，因此构成了一个“电压受限的输出节点”。该节点在对比文件中的作用是将高电压域的信号转换至低电压域，与目标专利中“电压受限的输出节点”用于保护后续低压电路、限制电压摆幅的作用实质相同。因此，该技术特征被直接公开。 |
| **技术特征C**：第一半导体器件，配置成在所述输入节点处的输入电压落在所述输入电压范围的所述第一范围内时将所述输入节点与所述电压受限的输出节点耦合 《直接公开》 | 说明书[0030]-[0031]段描述了当外部电压104低于参考电压106（高态到低态转换）时，晶体管NMOS1的电流大于NMOS2，导致第一输出电压变高（逻辑高）。结合图3电路，当输入电压（外部电压104）较低（落在使输出为高或为低的某一范围内）时，通过差分对管（NMOS1， NMOS2）、负载管（PMOS1， PMOS2）及耦合模块（PMOS3， PMOS4）的作用，第一输出电压（位于节点OUTP，即PMOS1和NMOS1的漏极节点）被驱动至高电平（VDDIO）。此第一输出电压随后通过源跟随器（NMOS5）传递至其输出节点。源跟随器NMOS5可被视为将输入节点（通过前级电路的状态间接）与电压受限的输出节点耦合的半导体器件。 | 对比文件公开了由多个晶体管（如NMOS1， PMOS1等）组成的电路，其功能是根据输入电压与参考电压的比较结果，在输入电压落在某个范围内（如低于负跳变点）时，产生特定的第一输出电压，并通过源跟随器（NMOS5）传递至电压受限的输出节点。源跟随器NMOS5在此起到了耦合作用。尽管耦合路径涉及多级电路而非单个器件，但本领域技术人员能够理解，NMOS5是实现从比较结果到受限输出节点的关键耦合器件，其作用与目标专利中“第一半导体器件”在相应输入电压范围内实现耦合的功能实质相同。因此，该技术特征被直接公开。 |
| **技术特征D**：第二半导体器件，配置成在所述输入节点处的所述输入电压落在所述输入电压范围的所述第二范围内时将所述电压受限的输出节点耦合至包括电源电压电平的电源电压源， 《未公开》 | 未发现相关内容。 | 对比文件中没有公开任何在输入电压落在另一范围内时，将所述电压受限的输出节点（即源跟随器输出节点）直接耦合到电源电压源（如VDD或VDDIO）的半导体器件。源跟随器NMOS5的源极输出节点电压跟随其栅极电压（第一输出电压）变化，而非被直接拉到电源轨。缓冲器114（反相器）的电源是VDD，但其输入是源跟随器的输出，其功能是整形与反相，并非根据输入电压范围直接将输出节点耦合至电源。因此，该技术特征未被对比文件公开。 |
| **技术特征E**：其中所述输入电压范围大于所述第一或第二半导体器件任一者的工作范围，并且其中所述输入电压范围大于所述电源电压电平 《直接公开》 | 说明书[0004]段：“However, for higher I/O supply voltage levels (e.g., 2.5 volts or 3.3 volts) greater than the maximum voltage (e.g., 1.8 volts) that the low voltage transistors can sustain, the design may stress the low voltage transistors...” 说明书[0018]段：“...reliability limit refers to a maximum voltage level within which a low voltage transistor ... is allowed to operate.” 说明书[0019]段：“... transferring the first output voltage ... from a voltage level of the VDDIO to a voltage level ... of the VDD.” 附图1、3显示VDDIO和VDD为不同电压。 | 对比文件明确指出，输入/输出电压（VDDIO，例如2.5V或3.3V）可能高于低电压晶体管能承受的最大电压（例如1.8V），即输入电压范围（可达VDDIO）大于低电压晶体管的工作范围（可靠性限制）。同时，VDDIO（高电压供电）作为输入接收器的供电，其电平（如3.3V）高于核心供电电压VDD（如1.8V）。因此，输入电压范围（至少高达VDDIO）大于电源电压电平（VDD）。这完全符合技术特征E的限定。 |
| **技术特征F**：耦合至所述电压受限的输出节点的单端电压检测电路， 《隐含公开》 | 说明书[0002]段：“...input receiver (e.g., a low voltage complementary metal oxide semiconductor (LVCMOS) receiver) downconverts an external signal ...”。 说明书[0017]段：“...the hysteresis comparator 102 generates the first output voltage by comparing an external voltage 104 and a reference voltage 106.” 图3显示了完整的输入接收器电路，包括迟滞比较器、源跟随器和缓冲器。 | 对比文件公开的“输入接收器”（input receiver）整体上是一个用于检测输入电压（外部电压104）并将其转换为适合核心电压域信号的电路。其核心部分“迟滞比较器102”（hysteresis comparator 102）通过比较输入电压与参考电压来生成第一输出电压，本质上是一个电压检测电路。该比较器的输出（第一输出电压）通过源跟随器108传递至其输出节点，该输出节点即为前述“电压受限的输出节点”。因此，迟滞比较器102是耦合至该电压受限输出节点（通过源跟随器）的电压检测电路。虽然目标专利强调“单端”，而对比文件中的比较器是差分输入（外部电压与参考电压），但本领域技术人员公知，差分比较器可以配置或视为一种检测单端电压（相对于固定参考）的电路实现方式。因此，可以合理推断对比文件隐含公开了“耦合至电压受限输出节点的电压检测电路”。 |
| **技术特征G**：其中所述单端电压检测电路包括迟滞生成电路系统以降低所述比较器电路的噪声灵敏度。 《直接公开》 | 说明书[0003]段：“The input receiver may be built with a hysteresis to compensate for noise in the external signal.” 说明书[0023]段：“...the hysteresis comparator 102 includes a first coupling module 210 and a second coupling module 212... the first coupling module 210 is associated with a positive threshold voltage and the second coupling module 212 is associated with a negative threshold voltage.” 说明书[0027]段：“It is appreciated that required hysteresis can be achieved by correctly sizing the transistors PMOS 3 and PMOS 4.” | 对比文件明确其输入接收器具有迟滞（hysteresis）功能以补偿外部信号中的噪声，即降低噪声灵敏度。其迟滞比较器102具体包含了用于生成迟滞的电路系统，即第一耦合模块210（PMOS3）和第二耦合模块212（PMOS4），它们分别与正、负阈值电压相关联，通过调整其尺寸可以实现所需的迟滞。这与技术特征G中“迟滞生成电路系统以降低噪声灵敏度”的描述完全一致。 |
| **技术特征H**：其特征在于，所述输入电压范围包括在所述第一范围与所述第二范围之间的第三范围，并且其中在所述输入节点处的所述输入电压落在所述第三范围内时，所述第一和第二半导体器件均不控制所述电压受限的输出节点。 《未公开》 | 未发现相关内容。 | 对比文件未描述在输入电压的某个中间范围（第一范围和第二范围之间）内，耦合输入节点与输出节点的器件（如源跟随器NMOS5）和将输出节点耦合至电源的器件（对比文件中未公开）均不控制输出节点的情况。对比文件的电路是连续的差分放大与源跟随结构，输出状态随输入电压连续变化（通过迟滞），不存在一个明确的“第三范围”使得两个特定的耦合器件同时失效或“不控制”输出节点。目标专利说明书第[0036]段明确描述了“浮置”状态，这是其特定电路架构（M1和M2在不同输入范围交替导通）的结果，该特征未被对比文件公开。 |
| **技术特征I**：其特征在于，所述第一和第二半导体器件包括金属氧化物半导体晶体管。 《直接公开》 | 说明书[0026]段：“...the differential amplifier 202 includes a first n-channel metal oxide semiconductor (NMOS) transistor (NMOS ) and a second NMOS transistor (NMOS 2)...” 说明书[0027]段：“...the first load 206 includes a first p-channel metal oxide semiconductor (PMOS) transistor (PMOS 1)...” 整个电路（图3）由NMOS和PMOS晶体管构成。 | 对比文件的输入接收器电路完全由金属氧化物半导体（MOS）晶体管实现，包括NMOS和PMOS。作为电路中实现耦合、放大、跟随等功能的基本元件，这些晶体管即是技术特征I中所述的“金属氧化物半导体晶体管”。因此，该特征被直接公开。 |
| **技术特征J**：其特征在于，所述第一和第二半导体器件的工作范围的最大电压为约1.8V。 《直接公开》 | 说明书[0004]段：“...the maximum voltage (e.g., 1.8 volts) that the low voltage transistors can sustain...” 说明书[0018]段：“For example, a 1.8 V transistor can reliably operate up to a maximum voltage of 1.8+10%, i.e., 1.98 V.” | 对比文件多次明确指出其使用的低电压晶体管（low voltage transistors）能可靠工作的最大电压约为1.8V（例如1.8V，或考虑容差后1.98V）。这些晶体管构成了整个电路，包括任何可能被视为实现“第一和第二半导体器件”功能的晶体管（如差分对管、源跟随器等）。因此，技术特征J被直接公开。 |
| **技术特征K**：其特征在于，所述迟滞生成电路系统包括二极管式连接的晶体管以及开关晶体管。 《隐含公开》 | 说明书[0027]段：“...the first coupling module 210 includes a third PMOS transistor (PMOS 3) and the second coupling module includes a fourth PMOS transistor (PMOS 4).” 图3显示PMOS3和PMOS4的栅极和漏极短接（分别连接到OUTP和OUTN节点），构成二极管连接方式。同时，PMOS3和PMOS4的导通与关断受其栅极电压控制，其作用类似于开关，控制电流镜的开启以引入迟滞。 | 对比文件图3明确显示，用于生成迟滞的耦合模块包括PMOS3和PMOS4，它们均以栅漏短接的方式连接，即构成了“二极管式连接的晶体管”。同时，这些晶体管根据输入电压的比较结果导通或关断，起到了开关的作用，以控制差分对负载电流镜的镜像比例，从而实现迟滞。虽然目标专利说明书（图1）中的迟滞电路（M5, M6）具体结构略有不同，但本领域技术人员能够理解，使用二极管连接的晶体管与受控的开关晶体管是生成迟滞的常见电路技术手段之一。对比文件公开的PMOS3和PMOS4正是这样的元件组合。因此，该技术特征被隐含公开。 |
| **技术特征L**：其特征在于，所述比较器电路除了漏泄电流之外不消耗静态电流。 《未公开》 | 未发现相关内容。 | 对比文件没有描述其输入接收器电路（包括迟滞比较器、源跟随器、缓冲器）在静态下（输入电压固定时）的功耗特性，尤其是没有提及“除了漏泄电流之外不消耗静态电流”这一特性。目标专利说明书强调其电路无静态电流消耗（见[0024]段），这是其特定电路架构（如电压限制电路中M1和M2的分区工作）带来的优点。对比文件未公开此特征。 |
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