对比文件的名称：2007-02-01_US2007023806A_发明申请_US20070023806A1 Method and structure for forming slot via bitline for MRAM devices
目标专利的名称：398具有包括磁性隧道结的顶部电极及底部电极的装置的制造与集成CN102687258B
本次调用的模型名称：DeepSeek
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：其包含：在层间或金属间电介质衬底上沉积隔离层**<br>**判断：未公开** | 未找到明确对应内容。 | 目标专利说明书第[0035]段及图7A描述了“隔离层704将底部电极层710与层间或金属间电介质衬底702分开”，其作用是电学隔离。对比文件虽然提到了ILD层（例如[0020]段的“interlevel dielectric (ILD) material 104”），但这些层是用于形成布线或通孔的介质，并非专门用于在衬底与第一电极层之间提供电学隔离的“隔离层”。对比文件没有公开在层间或金属间电介质衬底上沉积一个专门用于隔离底部电极层与衬底的隔离层。 |
| **技术特征B：在所述隔离层和第一接触件上沉积第一电极层，所述第一接触件嵌入于所述层间或金属间电介质衬底中，并且延伸穿过所述隔离层**<br>**判断：未公开** | [0020]段：“In particular, the device 100 as depicted in FIG. 1 includes a lower wiring level 102, formed in a lower layer of interlevel dielectric (ILD) material 104 (e.g., TEOS, SiCOH), and an upper wiring level 106.”<br>[0020]段：“As a result of the FET-based architecture, two individual interlevel dielectric layers 108, 110 (e.g., SiN, SiCN, TEOS, SiCOH) are formed over the lower wiring level 102. ILD layer 108 is first formed in order facilitate the definition of a strap via 112, which connects a conductive metal strap 114 to a conductor 116 in the lower wiring level 102.” | 目标专利中，第一电极层（底部电极层710）沉积在隔离层704和延伸穿过该隔离层的接触件706上。对比文件中，金属带（strap）114通过通孔（strap via 112）连接到较低布线层（lower wiring level）102中的导体116（参见[0020]段及图1）。金属带114的功能是横向连接MTJ底部与下方的晶体管，在某种程度上类似于底部电极的功能。然而，对比文件没有明确描述在“隔离层”上沉积“第一电极层”，也没有描述“第一接触件”延伸穿过一个专门的“隔离层”。其ILD层108、110是用于形成通孔和布线的通用介质层，并非目标专利中特指的、位于衬底与电极层之间的隔离层。因此，该技术特征未被公开。 |
| **技术特征C：在所述第一电极层上与所述第一接触件偏移制造磁性装置**<br>**判断：未公开** | [0026]段：“Then, the metal for the strap 114 is formed over ILD layer 108, followed by the magnetic stack 118 material, followed by the hardmask 122 material.”<br>（参考图3-8流程） | 目标专利中，磁性装置（MTJ 721）制造在第一电极层（底部电极层710）上，并且与下方的第一接触件706偏移（offset），这有助于避免对齐问题。对比文件中，MTJ堆栈118形成在金属带114上，金属带114通过通孔112连接到下方的导体116。虽然MTJ堆栈与通孔112在位置上可能有所偏移，但对比文件的文字描述和附图（如图3）并未明确指出或强调这种“偏移”关系是制造工艺的一个特定技术特征。该特征在对比文件中未被明确教导。 |
| **技术特征D：在制造所述磁性装置之后图案化所述第一电极层**<br>**判断：未公开** | [0026]段：“Both the hardmask layer 112 and MTJ stack 118 are then patterned and etched, stopping on the strap metal layer 114.”<br>[0026]段：“Proceeding to FIG. 4, the strap metal layer is patterned to form the lateral strap 114...” | **这是目标专利的核心创新点之一**。目标专利强调在制造磁性装置（MTJ）**之后**再单独图案化第一电极层（底部电极），以减小高深宽比间隙的形成，从而降低短路风险（参见说明书[0009]、[0038]段）。对比文件的工艺顺序恰恰相反：如图3和[0026]段所述，是先沉积金属带（strap，功能类似第一电极层）材料，然后沉积MTJ堆栈和硬掩模材料，接着**一起**图案化硬掩模和MTJ堆栈（停止在金属带层上），**然后**才去图案化金属带层本身（图4）。即，对比文件是在制造MTJ（图案化MTJ堆栈）**之前**就已经完成了金属带层的沉积，并在MTJ图案化**之后**才图案化金属带。这与目标专利“在制造磁性装置之后图案化第一电极层”的明确顺序不同，目的和效果也不同。因此，该特征未被公开。 |
| **技术特征E：在经图案化的第一电极层上沉积顶盖层，所述顶盖层围绕所述经图案化的第一电极层的至少一个边缘延伸且直接接触所述隔离层**<br>**判断：未公开** | [0027]段：“...followed by the formation of a thin etch stop layer 204 (e.g., 500 Å of SiN) and a dielectric fill material 110a...” | 目标专利中，顶盖层（第一顶盖层734）沉积在图案化后的第一电极层（底部电极711）上，并围绕其边缘延伸，直接接触隔离层704（参见图7C）。其作用是保护图案化后的底部电极侧壁。对比文件中，在图案化金属带114之后，沉积了蚀刻停止层204，该层覆盖了金属带114和MTJ堆栈118的侧壁（参见图4）。虽然蚀刻停止层204在位置上部分覆盖了金属带侧壁，但其主要功能是作为后续蚀刻工艺的选择性停止层，而非专门针对保护图案化电极侧壁的“顶盖层”。此外，对比文件的蚀刻停止层204沉积在ILD层108上，而ILD层108是通用介质层，并非目标专利中特指的“隔离层”。因此，该特征未被公开。 |
| **技术特征F：将第一电介质层沉积于所述磁性装置及所述第一电极层上**<br>**判断：《直接公开》** | [0027]段：“...followed by the formation of a thin etch stop layer 204 (e.g., 500 Å of SiN) and a dielectric fill material 110a (e.g., TEOS).”<br>（参考图4） | 对比文件明确描述了在形成MTJ堆栈118和金属带114（功能类似第一电极层）之后，沉积介电填充材料110a（第一电介质层）覆盖它们。其作用是为后续工艺提供介质填充。这直接公开了“将第一电介质层沉积于所述磁性装置及所述第一电极层上”这一技术特征。 |
| **技术特征G：在沉积所述第一电介质层之后沉积第二电极层**<br>**判断：《隐含公开》** | [0026]段：“...followed by the magnetic stack 118 material, followed by the hardmask 122 material.”<br>[0020]段：“a conductive hardmask 122 is formed atop the MTJ stack 118 to provide sufficient protection to stack 118 during formation of the via 126, which serves to connect the stack/hardmask to the upper wiring layer 106.” | 目标专利中的“第二电极层”是顶部电极层750，用于与MTJ顶部电连接。对比文件中，在MTJ堆栈118的顶部形成了导电硬掩模122。该硬掩模是导电的（如Ta、TiN等），其功能之一就是作为与上层布线（位线）电连接的电极（参见[0020]段描述）。虽然对比文件的工艺顺序是**在沉积第一电介质层（110a）之前**就沉积了硬掩模材料（122），但本领域技术人员可以理解，在MRAM制造中，位于MTJ顶部的导电硬掩模实质上承担了顶部电极的功能。从技术方案的实质来看，该硬掩模层可以被视为一种“第二电极层”。考虑到隐含公开的判断标准较为宽松，可以认为对比文件隐含公开了“沉积第二电极层（即导电硬掩模）”这一技术特征。 |
| **技术特征H：及在沉积所述第二电极层之后图案化所述第二电极层。**<br>**判断：《隐含公开》** | [0026]段：“Both the hardmask layer 112 and MTJ stack 118 are then patterned and etched, stopping on the strap metal layer 114.”<br>（参考图3） | 对比文件明确描述了硬掩模层122与MTJ堆栈118一起被图案化和蚀刻。虽然这个图案化步骤发生在沉积第一电介质层110a之前，而非之后，但“图案化第二电极层（硬掩模）”这一动作本身在对比文件中是明确存在的。本领域技术人员能够毫无疑义地得出，为了实现器件隔离和电连接，需要对作为顶部电极功能的硬掩模进行图案化。因此，可以认为该特征被隐含公开。 |
| **技术特征I：其中所述磁性装置包含磁性隧道结。**<br>**判断：《直接公开》** | [0003]段：“A magnetic memory element (also referred to as a tunneling magneto-resistive, or TMR device) includes a structure having ferromagnetic layers separated by an insulating non-magnetic layer (barrier), and arranged into a magnetic tunnel junction (MTJ).” | 对比文件全文均围绕MRAM器件中的磁性隧道结（MTJ）展开，其磁性装置明确包含磁性隧道结（MTJ）。这直接公开了该特征。 |
| **技术特征J：其进一步包含将所述磁性隧道结集成到磁性随机存取存储器中。**<br>**判断：《直接公开》** | [0001]段：“The present invention relates generally to magnetic random access memory (MRAM) devices...”<br>[0002]段：“Magnetic (or magneto-resistive) random access memory (MRAM) is a non-volatile random access memory technology...” | 对比文件的标题、背景技术和整个发明内容都涉及MRAM器件及其制造方法。将MTJ集成到MRAM中是该文件的核心主题。这直接公开了该特征。 |
| **技术特征K：其进一步包含在沉积所述第二电极层之前平坦化所述第一电介质层。**<br>**判断：《直接公开》** | [0027]段：“In the event that the specific dielectric material 110a is not self-planarizing so as to leave the uppermost portions of the etch stop layer 204 (directly above the hardmask 122) exposed, then a chemical mechanical polishing (CMP) step may be performed to expose the top of the etch stop layer 204.” | 对比文件描述了在沉积介电填充材料110a（第一电介质层）之后，如果该材料不能自平坦化，则执行化学机械抛光（CMP）步骤以暴露蚀刻停止层204的顶部。这个CMP步骤即是对第一电介质层110a进行平坦化。该平坦化步骤发生在后续形成上层布线（对应于目标专利中与第二电极层功能相关的连接）之前。因此，该特征被直接公开。 |
| **技术特征L：其中沉积顶盖层包含：在制造所述磁性装置之后将第一顶盖层沉积于所述磁性装置上。**<br>**判断：未公开** | 未找到明确对应内容。对比文件在MTJ图案化后沉积的是蚀刻停止层204（[0027]段），并非专门用于保护MTJ的“第一顶盖层”。 | 目标专利中，“第一顶盖层”734是专门沉积在MTJ上作为保护层（[0036]段）。对比文件中，在图案化MTJ堆栈和金属带之后，沉积的是蚀刻停止层204，其主要功能是为后续蚀刻工艺提供停止点，虽然它也覆盖了MTJ，但其作用和目标专利中强调的保护MTJ侧壁、防止氧化的“顶盖层”不完全相同。对比文件没有明确教导在制造MTJ后沉积一个专门的“第一顶盖层”。因此，该特征未被公开。 |
| **技术特征M：其中沉积顶盖层进一步包含：在沉积所述第一顶盖层之后蚀刻所述第一顶盖层以暴露所述磁性装置的表面**<br>**判断：未公开** | 未找到明确对应内容。 | 目标专利中，在沉积第一顶盖层734后，进行回蚀以暴露MTJ 721的表面（[0039]段，图7D）。对比文件没有描述在沉积蚀刻停止层204后对其进行蚀刻以暴露MTJ顶面的步骤。相反，对比文件是通过CMP平坦化介电层110a来暴露蚀刻停止层204的顶部（[0027]段），或通过选择性蚀刻在硬掩模上方开口（[0028]段，图5），而非蚀刻掉覆盖在MTJ顶部的层以暴露MTJ表面。因此，该特征未被公开。 |
| **技术特征N：及在蚀刻所述第一顶盖层之后且在沉积所述第一电介质层之前，沉积第二顶盖层。**<br>**判断：未公开** | 未找到明确对应内容。 | 目标专利描述了在回蚀第一顶盖层734并暴露MTJ表面后，原位沉积第二顶盖层740（[0039]段）。对比文件没有描述任何与“第二顶盖层”相对应的层或步骤。因此，该特征未被公开。 |
| **技术特征O：其进一步包含：在图案化所述第二电极层之后沉积第二电介质层**<br>**判断：《直接公开》** | [0028]段：“This is followed by another dielectric deposition of layer 110b to complete the ILD definition for this level.”<br>（参考图5） | 对比文件在图案化硬掩模122（第二电极层）并沉积第一介电层110a、进行选择性蚀刻开口之后，沉积了第二介电层110b。这对应于在图案化第二电极层（硬掩模）之后沉积第二电介质层。该特征被直接公开。 |
| **技术特征P：及平坦化所述第二电介质层。**<br>**判断：《直接公开》** | [0028]段：“Depending on the amount of topography in the upper surface of layer 110b, a CMP step may be used after its deposition to planarize it sufficiently for ensuing lithography.” | 对比文件明确说明，在沉积第二介电层110b后，可以根据其表面形貌使用CMP步骤来对其进行平坦化，以便进行后续光刻。这直接公开了“平坦化所述第二电介质层”。 |
| **技术特征Q：其进一步包含：在沉积所述第二电介质层之后图案化到所述第二电极层的电路径**<br>**判断：《直接公开》** | [0029]段：“FIG. 6 illustrates the lithographic patterning and formation of both the slot bitline opening 208 and the logic via opening 210...” | 对比文件描述了在沉积第二介电层110b之后，通过光刻和蚀刻形成槽形通孔位线开口208和逻辑通孔开口210。这些开口用于形成连接到硬掩模122（第二电极层）和逻辑区域的电路径。这直接公开了“图案化到所述第二电极层的电路径”。 |
| **技术特征R：及用导电材料填充所述电路径。**<br>**判断：《直接公开》** | [0032]段：“Finally, FIG. 8 illustrates the structure after a Damascene-like process has been used to simultaneously fill and polish the logic via 128, upper level conductor 132, and bitline slot 204.” | 对比文件明确描述了使用类似镶嵌工艺，用导电金属同时填充逻辑通孔128、上层导体132和位线槽204。这直接公开了“用导电材料填充所述电路径”。 |
| **技术特征S：其中图案化所述电路径包含图案化沟槽。**<br>**判断：《直接公开》** | [0008]段：“...a magnetic random access memory (MRAM) device, including ... an upper wiring level formed over the hardmask. The upper wiring level includes a slot via bitline formed therein...”<br>[0029]段：“...the slot bitline opening 208...” | 对比文件的核心创新之一就是使用“slot via bitline”（槽形通孔位线），其本质上是一个沟槽（trench/slot）结构，用于连接硬掩模和上层布线。图案化该槽形开口即包含图案化沟槽。这直接公开了该特征。 |
| **技术特征T：其中图案化所述电路径进一步包含图案化通孔。**<br>**判断：《直接公开》** | [0029]段：“FIG. 6 illustrates the lithographic patterning and formation of both the slot bitline opening 208 and the logic via opening 210...” | 对比文件在图案化电路径时，不仅图案化了槽形开口（沟槽），还明确图案化了逻辑通孔开口（logic via opening）210。这直接公开了“图案化通孔”这一特征。 |
| **技术特征U：其进一步包含在填充所述电路径之后沉积顶部顶盖层。**<br>**判断：未公开** | 未找到明确对应内容。 | 对比文件描述了填充电路径并抛光后形成最终结构（图8），但没有提及在填充导电材料之后再沉积一个“顶部顶盖层”的步骤。因此，该特征未被公开。 |
| **技术特征V：其中同一掩模产生用于图案化所述第二电极层且图案化所述第一电极层的图案。**<br>**判断：未公开** | 未找到明确对应内容。 | 目标专利的一个可选特征是使用同一掩模来图案化顶部和底部电极（[0030]、[0043]段）。对比文件的工艺中，金属带（第一电极层）和硬掩模（第二电极层）是分别在不同步骤、使用不同图案化过程形成的（参见[0026]段，先一起图案化MTJ和硬掩模，然后再单独图案化金属带）。没有描述使用同一掩模来图案化这两层。因此，该特征未被公开。 |
| **技术特征W：其中沉积顶盖层包含：在制造所述磁性装置之后且在沉积所述第一电介质层之前清洁所述磁性装置**<br>**判断：未公开** | 未找到明确对应内容。 | 目标专利描述了在沉积第一电介质层（中间金属间电介质层742）之前，对MTJ进行溅射清洁以去除氧化物的步骤（[0036]、[0041]段）。对比文件没有提及在沉积介电填充材料110a（第一电介质层）之前对MTJ堆栈进行清洁的步骤。因此，该特征未被公开。 |
| **技术特征X：及在清洁所述磁性装置之后将第一顶盖层沉积于所述磁性装置上。**<br>**判断：未公开** | 未找到明确对应内容。 | 由于对比文件没有公开特征W（清洁步骤），因此自然也缺乏在此清洁步骤之后沉积第一顶盖层的教导。该特征未被公开。 |
| **技术特征Y：其进一步包含将所述磁性装置集成于以下各者中的至少一者中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元及计算机。**<br>**判断：未公开** | 未找到明确对应内容。 | 对比文件主要关注MRAM器件的制造方法和结构本身，并未提及将所制造的MRAM器件集成到任何具体的终端消费电子设备（如音乐播放器、手机、计算机等）中。因此，该特征未被公开。 |
<<<F>>><<<I>>><<<J>>><<<K>>><<<O>>><<<P>>><<<Q>>><<<R>>><<<S>>><<<T>>><<<g>>><<<h>>>