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对比文件列表
1989-11-24_None_发明专利_JPH01292559A Message processing system and data transfer system for parallel computers_+++A_M_a_m+++.docx
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1994-07-15_None_发明专利_JPH06195310A Control data rewriting method to multi-cpu_+++E_m+++.docx
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1997-09-19_None_发明专利_JPH09244902A Download circuit_+++E_J_d_g_k_m+++.docx
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1999-11-02_US5978589A_发明授权_US5978589A Loading method of base station system in digital cellular system_+++D_E_G_H_I_M_a+++.docx
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2003-12-05_JP2003345480A_发明专利_JP2003345480A Bus connection system and semiconductor chip used for it_+++m+++.docx
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2004-01-08_JP2004005432A_发明专利_JP2004005432A Power managing method functionally enhanced by proximity sensor_+++M+++.docx
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2004-09-09_JP2004252990A_发明专利_JP2004252990A Computer processor and processing device_+++E_G_M_a_b_c_d_e_f_h_i_l+++.docx
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2005-05-12_JP2005122759A_发明专利_JP2005122759A Data processing system_+++D_E_J_K_M_a_b_g_h+++.docx
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2006-07-27_US2006168435A_发明申请_US20060168435A1 Operating-system-friendly bootloader_+++D_E_H_M+++.docx
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2007-06-06_EP1793359A_发明公开_EP1793359A4 CONTENT PURCHASE PROCESSING TERMINAL ,METHOD THEREOF, AND PROGRAM_+++E_J_K_M+++.docx
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2007-06-21_JP2007157150A_发明专利_JP2007157150A Memory system and memory processing method including the same_+++D_E_M+++.docx
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2007-10-04_KR1020070097538A_发明公开_KR1020070097538A 운영체제에 친숙한 부트로더_+++D_E_J_M_a_g_i_k+++.docx
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2007-10-17_EP1844394A_发明公开_EP1844394A2 OPERATING-SYSTEM-FRIENDLY BOOTLOADER_+++D_E_M_a_b_c_f_g_h_i_k_l+++.docx
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2008-11-04_US7447846B_发明授权_US07447846B2 Non-volatile memory sharing apparatus for multiple processors and method thereof_+++D_E_J_M_f_k+++.docx
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2009-03-11_EP2034416A_发明公开_EP2034416A1 MULTIPROCESSOR SYSTEM AND PORTABLE TERMINAL USING THE SAME_+++D_E_G_M_f_j_l+++.docx
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2009-08-13_US2009204751A_发明申请_US20090204751A1 MULTIPROCESSOR SYSTEM AND PORTABLE TERMINAL USING THE SAME_+++D_E_M+++.docx
2026-03-27 11:54
2009-11-26_None_发明专利_JPWO2008001671A1 マルチプロセッサシステム、マルチプロセッサシステムを使用した携帯端末_+++D_E_M+++.docx
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2010-01-27_CN101636715A_发明公开_CN101636715A 用于多处理器系统的指令通信技术_+++E_k_m+++.docx
2026-03-27 11:54
WO2008001671A1_Description_20260321_0237_+++D_E_J_M_k+++.docx
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2003-12-05_JP2003345480A_发明专利_JP2003345480A Bus connection system and semiconductor chip used for it_+++m+++.docx

对比文件名称:2003-12-05_JP2003345480A_发明专利_JP2003345480A Bus connection system and semiconductor chip used for it

目标专利名称:在多处理器系统中将可执行软件图像从主要处理器直接分散加载到一个或一个以上次要处理器CN102812453B

模型名称:gpt-4

经过对目标专利说明书和对比文件的详细阅读与理解,现将技术特征比对分析如下:

目标专利的核心在于一种多处理器系统及其软件图像加载方法,旨在通过“分散加载程序控制器”和特定的硬件缓冲器,实现将可执行软件图像(特别是引导代码)从主要处理器的存储器直接加载到次要处理器的系统存储器,避免使用中间缓冲器,从而提高效率。其技术特征紧密围绕这一核心目的展开。

对比文件JP2003345480A涉及一种总线连接系统和半导体芯片,其核心目的是优化印刷电路板上多个半导体芯片(如DMA控制器和驱动接口协议控制器)之间的物理总线连接,通过芯片内部的“并び替え部”(重排部)来调整总线位的顺序,从而实现板级布线的简化(直线布线),减少信号干扰和延迟。其内容完全不涉及多处理器系统中的软件图像加载、引导过程、图像标头、数据片段、分散加载或零拷贝等概念。

### 特征比对表格

技术特征描述及公开性判断结果对比文件原文引用公开性论述
**技术特征A《未公开》**<br>次要处理器,其包括:系统存储器,用于接收可执行软件图像的图像标头和至少一个数据片段的硬件缓冲器,所述图像标头和每个数据片段是分别接收的。无对应内容。对比文件描述了DMA CTL(11)和DPC(14)两个芯片,DPC(14)作为驱动接口协议控制器,可视为一个处理器。但全文未提及该系统具有用于接收“可执行软件图像的图像标头和至少一个数据片段”的“硬件缓冲器”,也未描述“分别接收”图像标头和数据片段的过程。对比文件公开的系统(如磁盘阵列子系统)涉及的是存储数据的传输(例如,从主机到内存,再经计算后存入硬盘),其数据传输的目的是数据存储或处理,而非将可执行软件图像加载到另一个处理器的系统存储器中以供其引导执行。因此,对比文件未公开用于接收可执行软件图像标头和数据片段的专用硬件缓冲器及其分别接收的方式。
**技术特征B《未公开》**<br>以及分散加载程序控制器,其配置以:加载所述图像标头。无对应内容。对比文件未提及任何“分散加载程序控制器”(scatter load program controller),也未提及任何处理“图像标头”的控制器或加载动作。目标专利中的“分散加载程序控制器”是一个专门用于解析图像标头并控制数据直接写入系统存储器最终位置的硬件控制器(见说明书[0050]-[0057]段)。对比文件中的“并び替え部”(重排部)或图2、3中的选择电路,其功能是根据外部引脚或内部寄存器的设置,对物理数据总线的位顺序进行重排,以实现直线布线(见说明书[0026]-[0030]段)。两者的目的、功能和工作原理完全不同。对比文件未公开“加载图像标头”的技术特征。
**技术特征C《未公开》**<br>至少部分地基于所加载的图像标头来将所接收的每个数据片段直接地从所述硬件缓冲器分散加载到所述系统存储器。无对应内容。对比文件描述了通过总线(16)在DMA CTL(11)和DPC(14)之间传输数据(见说明书[0020]段,图5,6)。然而,这种数据传输是常规的、基于总线协议的数据移动,目的是将数据(例如用户数据或校验数据)从内存传送到硬盘控制器(DPC),进而写入硬盘(HDD)。该过程不涉及基于“图像标头”确定多个非连续目标地址、并将“数据片段”直接分散加载到“系统存储器”中的最终执行位置。目标专利的核心创新点在于“直接分散加载”,即根据图像标头中的地址信息,将数据片段绕过中间缓冲器,直接写入次要处理器系统存储器的不同目标位置(见说明书[0046]-[0057]段,图3)。对比文件的数据传输是顺序的、目的单一的数据搬运(到HDD),既没有“分散加载”的概念,也没有“基于图像标头”确定加载目的地的过程。因此,该特征未被公开。
**技术特征D《未公开》**<br>主要处理器,其与存储器耦合,所述存储器存储用于所述次要处理器的所述可执行软件图像。对比文件提到了“メモリ(9)”(内存9),用于暂时存储来自HOST的数据(见说明书[0017]-[0019]段)。也提到了“HOST(1)”作为主机。目标专利的“主要处理器”(如应用处理器)与一个非易失性存储器耦合,该存储器专门存储用于次要处理器(如调制解调器处理器)的“可执行软件图像”(如引导代码)(见说明书[0029]-[0031], [0036]段)。对比文件中的“HOST(1)”可以被视为一个处理单元,“内存(9)”是用于暂存用户数据的易失性存储器,并非专门用于存储另一个处理器的可执行软件图像的非易失性存储器。两者在存储内容、目的和耦合关系上均不相同。因此,该特征未被公开。
**技术特征E《未公开》**<br>接口,其以通信方式耦合所述主要处理器和所述次要处理器,所述可执行软件图像由所述次要处理器经由所述接口接收。对比文件中存在连接DMA CTL(11)和DPC(14)的“複数ビットのBUS(16)”(多位总线16)(见说明书[0020]段,图6)。虽然对比文件公开了连接两个处理单元(DMA CTL和DPC)的总线(接口),但该总线在对比文件中的作用是传输用户数据和控制信息,以完成磁盘阵列的读写操作(见说明书[0017]-[0019]段)。而目标专利中接口(如HSIC、USB等)的特定作用是用来传输“可执行软件图像”(即引导代码),使次要处理器能够接收并执行该图像(见说明书[0031], [0034]段)。两者接口所传输的数据性质(用户数据 vs. 可执行代码)和所实现的技术目的(数据存储 vs. 处理器引导)根本不同。因此,该特征未被公开。
**技术特征F《未公开》**<br>其中所述分散加载程序控制器经配置以将所述可执行软件图像从所述硬件缓冲器直接加载到所述次要处理器的所述系统存储器,而不在所述次要处理器上的系统存储器位置之间拷贝数据。无对应内容。对比文件未提及“分散加载程序控制器”,也未描述任何关于避免在系统存储器位置之间拷贝数据的技术。目标专利明确强调了“零拷贝”和“避免使用临时缓冲器”的技术效果(见说明书[0046]段),其“直接加载”是指数据从接口硬件缓冲器直接写入系统存储器的最终目的地,不经由CPU参与的中间拷贝。对比文件的数据传输流程(HOST->内存->DPC->HDD)是常规的数据流,未提及此类优化。因此,该特征未被公开。
**技术特征G《未公开》**<br>其中所述可执行软件图像的原始图像数据由所述次要处理器经由所述接口接收。无对应内容。对比文件未提及“可执行软件图像”或“原始图像数据”的接收。其传输的数据是用户文件数据或校验数据。目标专利中“原始图像数据”的传输是为了避免传统基于包(带包头)的通信开销,实现高效加载(见说明书[0048]段)。对比文件的数据传输是常规的总线数据传送,未涉及“原始图像数据”与“带包头数据”的区分,也未提及出于加载可执行图像目的而进行的优化。因此,该特征未被公开。
**技术特征H《未公开》**<br>其中所述次要处理器经配置以处理所述图像标头以确定所述系统存储器内的至少一个位置以存储所述至少一个数据片段。无对应内容。对比文件未提及“图像标头”的概念,也没有描述次要处理器(DPC)处理标头以确定数据在自身系统存储器中存储位置的过程。处理图像标头以确定数据片段在系统存储器中的分散存储位置,是目标专利实现“直接分散加载”的关键步骤(见说明书[0049], [0050], [0054]段)。对比文件的DPC接收数据是为了转发给HDD或进行协议控制,并不涉及解析可执行图像格式的标头并为其自身执行确定内存布局。因此,该特征未被公开。
**技术特征I《未公开》**<br>其中所述次要处理器经配置以在接收所述至少一个数据片段之前基于所述所接收到的图像标头来确定所述系统存储器内的所述至少一个位置以存储所述至少一个数据片段。无对应内容。理由同特征H。对比文件未描述在接收数据“之前”基于“图像标头”进行任何目标地址确定的操作序列。目标专利明确描述了加载过程分为两个阶段:先接收并处理图像标头以确定位置,再接收数据片段(见说明书[0049]-[0050]段,图3)。这是一个特定的、有序的操作流程。对比文件中不存在与此对应的流程。因此,该特征未被公开。
**技术特征J《未公开》**<br>其中所述次要处理器进一步包括存储引导加载程序的非易失性存储器,所述引导加载程序起始用于所述次要处理器的所述可执行软件图像的传送。无对应内容。对比文件未提及“引导加载程序”(boot loader),也未描述次要处理器(DPC)具有非易失性存储器来存储用于起始可执行软件图像传送的程序。目标专利中,次要处理器(如调制解调器处理器)的引导ROM(见说明书[0031]段)或非易失性存储器中存储的引导加载程序,用于向主要处理器请求并起始可执行图像的传送,这是其系统引导过程的核心(见说明书[0031], [0039]段)。对比文件的DPC作为硬盘接口控制器,其启动和操作方式未被描述,也没有公开此类引导加载机制。因此,该特征未被公开。
**技术特征K《未公开》**<br>其中所述主要和次要处理器位于不同芯片上。对比文件图6显示DMA CTL(11)和DPC(14)作为两个独立的方框安装在印刷基板(15)上,暗示它们是不同的半导体芯片(见说明书[0020]段)。从物理实现上看,对比文件公开了两个处理单元(DMA CTL和DPC)位于不同的芯片上。然而,该特征在目标专利中的作用是界定一种多处理器系统的物理架构(如应用处理器和调制解调器处理器分处不同芯片),这是实现其跨芯片加载软件图像的前提。虽然对比文件在形式上公开了“不同芯片”,但其“处理器”(DMA CTL, DPC)的功能和角色与目标专利中具有完整操作系统或应用执行能力的“主要/次要处理器”存在本质区别。考虑到专利整体技术方案的关联性,仅物理位置相同但功能和上下文完全不同的公开,不能构成对本技术特征的公开。因此,该特征未被公开。
**技术特征L《未公开》**<br>其中所述可执行软件图像的所述部分被加载到所述次要处理器的所述系统存储器中,而不将整个可执行软件图像存储在所述硬件缓冲器中。无对应内容。对比文件未涉及“可执行软件图像”的加载,也未提及“硬件缓冲器”以及是否在其中存储整个图像。目标专利该特征强调了其“直接分散加载”技术的另一个方面:数据是分段(部分)接收并直接加载的,硬件缓冲器无需容纳整个图像(见说明书[0057]段)。这是其实现高效加载的关键之一。对比文件未涉及此概念。因此,该特征未被公开。
**技术特征M《未公开》**<br>其被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、计算机、手持式个人通信系统PCS单元、便携式数据单元和固定位置数据单元中的至少一者中。对比文件将其技术应用于“ディスクアレイサブシステム”(磁盘阵列子系统)(见说明书[0002], [0016]段,图4,5)。磁盘阵列子系统可以认为是一种“固定位置数据单元”。目标专利列举了一系列电子设备,其发明可集成于其中。对比文件明确将其技术应用于“磁盘阵列子系统”,这属于“固定位置数据单元”的一种具体类型。从隐含公开的宽松标准判断,本领域技术人员从对比文件公开的“磁盘阵列子系统”可以合理推断出该技术可用于“固定位置数据单元”。然而,必须指出,对比文件的应用场景(大型数据存储系统)与目标专利侧重的小型化、便携式电子设备(如手机)的应用场景存在较大差异。但仅就“固定位置数据单元”这一宽泛类别而言,可以认为对比文件隐含公开了将其系统集成到该类设备中。**注意:** 此判断基于非常宽松的“隐含公开”标准,仅表示存在应用于同类设备的可能性,不代表技术方案的等同。

### 总结

经过逐项比对分析,对比文件JP2003345480A主要涉及芯片间物理总线连接的优化技术,其要解决的是高速信号传输中的布线复杂、噪声和延迟问题。其技术内容完全围绕数据通路的物理层重排展开,未涉及任何与“可执行软件图像”、“引导加载”、“图像标头”、“分散加载程序控制器”、“零拷贝加载”等相关的概念。目标专利权利要求中的绝大部分技术特征(A-L)在对比文件中既无文字记载,也无法由本领域技术人员通过合理推断得出。技术特征M(集成到特定设备)虽然可能通过宽松标准被视为“隐含公开”,但该特征属于非常宽泛的应用领域限定,且对比文件的应用场景(磁盘阵列)与目标专利的典型应用(移动设备)仍有区别。

**公开性判断结论:**

- 技术特征A至L:均未被对比文件直接公开或隐含公开。

- 技术特征M:根据非常宽松的隐含公开判断标准,可被认为隐含公开(<<<m>>>)。但需注意,此判断仅基于应用领域的宽泛归类,不涉及核心方法或装置的公开。

权利要求与技术特征
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