对比文件名称：2010-01-07_JP2010004526A_发明专利_JP2010004526A Duty correcting circuit
目标专利名称：在反馈回路中具有占空比调整的分频器 CN105324938B
本次调用模型名称：专利创造性评估模型
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **特征A**：包括：多个除法器电路(610a，610k)，耦合在反馈回路中，并且每个除法器电路被配置为接收在第一频率的时钟信号并且提供在第二频率的至少一个分割的信号，所述第二频率是所述第一频率的分数。 | 对比文件说明书[2]：“遅延回路１２、１３及び１４は、それぞれ第１のインバータと第２のインバータとの２段構成にて構成されている。” <br>（翻译：延迟回路12、13及14分别由第一反相器和第二反相器的两级结构构成。） | **未被直接公开，亦未被隐含公开**。对比文件公开了“延迟回路12、13、14”，其接收时钟信号DLCLKA并输出延迟后的信号DLCLKAD，其作用是通过调整延迟来改变信号波形（占空比），而非进行频率分割。目标专利中“除法器电路”的核心功能是进行频率分割（分频），与对比文件中用于延迟调整的“延迟回路”功能不同。此外，对比文件的延迟回路是串联的前向通路，说明书未记载其耦合在“反馈回路”中。因此，本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出特征A的技术方案。 |
| **特征B**：以及多个占空比调整电路(620a，620k)，每个占空比调整电路在所述反馈回路内耦合到相应的除法器电路， | 对比文件说明书[2]：“バイアス回路１５、１６...各遅延回路のＮ型トランジスタＮＶ１のゲートに対して...制御信号ＤＣＣＤＥＣを出力する...各遅延回路のＮ型トランジスタＮＶ２のゲートに対して...制御信号ＤＣＣＩＮＣを出力する。” <br>（翻译：偏置电路15、16...向各延迟回路的N型晶体管NV1的栅极...输出控制信号DCCDEC...向各延迟回路的N型晶体管NV2的栅极...输出控制信号DCCINC。） | **未被直接公开，亦未被隐含公开**。对比文件公开了“偏置电路15、16”，其输出控制信号（DCCDEC， DCCINC）给延迟回路中的晶体管，以调整信号的延迟（进而影响占空比），这可以视为一种占空比调整电路。然而，目标专利的占空比调整电路是“在反馈回路内耦合到相应的除法器电路”。对比文件的偏置电路是基于外部选择信号（LSELF<7:0>）或检测电路（19）的输出进行控制，其与延迟回路之间的连接是控制信号的施加，并未构成一个包含分频功能的闭合“反馈回路”。因此，特征B中“在反馈回路内耦合”这一限定未被公开。 |
| **特征C**：并且被配置为调整由所述多个除法器电路中的一个除法器电路提供的所述至少一个分割的信号的占空比并且向所述多个除法器电路中的另一个除法器电路提供至少一个占空比调整的信号， | 对比文件说明书[2]描述了通过偏置电路15、16输出的控制信号调整延迟回路12、13、14的延迟，从而改变输出信号的波形（占空比）。例如：“第１のインバータにおいて、Ｎ型トランジスタＮＶ１に流れる電流値が制御信号ＤＣＣＤＥＣの電圧値ＶＤＥＣにより調整され...立ち下がり時間のみが遅くなる。” | **未被直接公开，亦未被隐含公开**。对比文件公开了占空比调整功能（通过调整延迟实现），但未公开“向所述多个除法器电路中的另一个除法器电路提供至少一个占空比调整的信号”这一具体信号流向。在对比文件中，经过延迟调整后的信号是从一个延迟回路传递到下一个延迟回路，但传递的是被延迟的时钟信号本身，而非一个专门用于调整占空比的“占空比调整的信号”。目标专利中，占空比调整电路输出的是专门用于调整后续锁存器工作状态的信号（如Iadjp, Qadjp），这与对比文件中信号直接级联传递的架构不同。 |
| **特征D**：其中所述反馈回路被配置为使所述多个占空比调整电路中的最后一个占空比调整电路将其占空比调整的信号提供给所述多个除法器电路中的第一个除法器电路， | 对比文件中未发现相关内容。 | **未被直接公开，亦未被隐含公开**。特征D明确限定了闭环反馈回路的结构，即最后一个占空比调整电路的输出反馈至第一个除法器电路。对比文件的电路架构（见图1、图5）是输入信号经过延迟链处理后输出，是一个开环的前向结构，不存在这样的反馈回路。因此，该特征未被对比文件公开。 |
| **特征E**：其中所述多个除法器电路中的至少一个除法器电路的元件在非反相输入和反相输入处接收所述时钟信号，以在耦合节点处提供输出。 | 对比文件说明书[2]：“Ｐ型トランジスタＰ１は...ゲートにクロック信号ＤＬＣＬＫＡが入力され...Ｎ型トランジスタＮ１は...ゲートにクロック信号ＤＬＣＬＫＡが入力され...” <br>（翻译：P型晶体管P1...栅极输入时钟信号DLCLKA...N型晶体管N1...栅极输入时钟信号DLCLKA...） | **未被直接公开，亦未被隐含公开**。目标专利特征E结合说明书图4，描述了锁存器中gm单元410在非反相(+)和反相(-)输入接收差分时钟信号。对比文件中的延迟回路（如第一反相器由P1， NV1， N1构成）的输入晶体管（P1和N1）的栅极接收的是同一个信号DLCLKA，并非差分（非反相和反相）时钟信号。因此，该特征未被公开。 |
| **特征F**：所述多个除法器电路包括：第一锁存器(310a)，被配置为接收所述时钟信号并且提供第一分割的信号 | 对比文件中未描述“锁存器（latch）”，也未公开具有存储功能并用于分频的锁存器电路。 | **未被直接公开，亦未被隐含公开**。目标专利中的除法器电路核心是锁存器，用于实现分频功能。对比文件中的延迟回路是由反相器构成的延迟单元，用于调整信号边沿延迟，不具备锁存器的存储和状态保持功能，也不用于执行分频。因此，本领域技术人员无法从对比文件中得出或推断出使用锁存器作为除法器电路的技术方案。 |
| **特征G**：以及第二锁存器(310b)，被配置为接收所述时钟信号并且提供第二分割的信号。 | 同上。 | **未被直接公开，亦未被隐含公开**。理由同特征F。 |
| **特征H**：所述多个占空比调整电路包括：第一占空比调整电路(320a)，被配置为从所述第一锁存器接收所述第一分割的信号并且向所述第二锁存器提供第一占空比调整的信号 | 由于特征F、G（锁存器）未被公开，依赖于锁存器之间信号传递的特征H也无法被公开。 | **未被直接公开，亦未被隐含公开**。特征H的成立前提是存在第一、第二锁存器以及它们之间特定的信号连接关系。对比文件不存在锁存器，因此该特征未被公开。 |
| **特征I**：以及第二占空比调整电路(320b)，被配置为从所述第二锁存器接收所述第二分割的信号并且向所述第一锁存器提供第二占空比调整的信号。 | 同上。 | **未被直接公开，亦未被隐含公开**。理由同特征H。 |
| **特征J**《隐含公开》：所述第一占空比调整电路包括：反相器(434)，被配置为接收可调整偏置电流并且提供具有基于所述可调整偏置电流确定的可调整占空比的所述第一占空比调整的信号。 | 对比文件说明书[2]：“第１のインバータは、Ｐ型トランジスタＰ１、Ｎ型トランジスタＮＶ１及びＮ１から構成されている...Ｎ型トランジスタＮＶ１は、ゲートに電圧値ＶＤＥＣの制御信号ＤＣＣＤＥＣが入力され...” <br>（翻译：第一反相器由P型晶体管P1、N型晶体管NV1及N1构成...N型晶体管NV1，栅极输入电压值VDEC的控制信号DCCDEC...） | **隐含公开**。目标专利中，反相器434通过接收可调偏置电流来调整其输出信号（Iadjp）的转换速率，从而调整占空比。对比文件中，延迟回路内的反相器（由P1， NV1， N1构成）中，晶体管NV1的栅极接收可调的控制电压（VDEC），该电压控制流过NV1的电流，从而调整该反相器输出信号的下降沿延迟，实质上是通过调整反相器内一个支路的电流来调整输出波形的边沿，进而影响占空比。虽然对比文件调整的是电压，但电压控制晶体管的导通程度即控制了电流，其技术手段（通过调整反相器内电流来控制输出信号边沿/占空比）和作用与目标专利特征J实质相同。本领域技术人员可以从对比文件公开的“通过可调电压控制反相器中晶体管电流以调整信号边沿”的技术手段，合理推断出“通过可调偏置电流控制反相器以调整信号占空比”的技术方案。 |
| **特征K**《隐含公开》：所述第一占空比调整电路还包括：占空比控制器(436)，被配置为接收占空比控制信号并且提供用于所述反相器的所述可调整偏置电流。 | 对比文件说明书[2]：“バイアス回路１５は...入力されるセレクト信号ＬＳＥＬＦ＜７：０＞に応じた電圧値ＶＤＥＣにて制御信号ＤＣＣＤＥＣを出力する。” <br>（翻译：偏置电路15...根据输入的選択信号LSELF<7:0>，以电压值VDEC输出控制信号DCCDEC。） | **隐含公开**。目标专利的占空比控制器接收占空比控制信号，并提供可调偏置电流。对比文件中的“偏置电路15（或16）”接收选择信号LSELF<7:0>（可视为一种占空比控制信号），并产生可调的控制电压VDEC（或VINC）输出给反相器中的晶体管。虽然输出的是电压，但其功能是根据控制信号生成用于调整反相器工作的偏置信号，作用与目标专利的占空比控制器相同。本领域技术人员可以合理推断，偏置电路15/16即相当于占空比控制器。 |
| **特征L**《隐含公开》：所述占空比控制器包括：查找表(532)，被配置为接收所述占空比控制信号并且提供至少一个控制信号 | 对比文件说明书[2]：“セレクタ制御回路２０は...入力された差分データＬＵＰＤＣＴにおける差分のクロック数が上記クロック数範囲のいずれに含まれるかを検出し、対応するクロック数範囲に設定された数のトランジスタ対の組み合わせをオン状態とする制御信号ＬＳＥＬＦ＜７：０＞を出力する。” <br>（翻译：选择器控制电路20...检测输入的差分数据LUPDCT中的差分时钟数包含在哪个上述时钟数范围中，输出与对应的时钟数范围中设定的数量的晶体管对组合成为导通状态的控制信号LSELF<7:0>。） | **隐含公开**。目标专利的查找表根据占空比控制信号输出控制信号。对比文件中的“选择器控制电路20”根据占空比检测电路19输出的差分数据LUPDCT（代表占空比偏差），输出相应的控制代码LSELF<7:0>，以选择偏置电路中哪些晶体管对导通。这实质上实现了一个将占空比偏差信息映射为具体控制代码的功能，等同于查找表的功能。因此，该特征被隐含公开。 |
| **特征M**《隐含公开》：以及偏置电流生成器(534)，被配置为接收所述至少一个控制信号并且提供用于所述反相器的所述可调整偏置电流。 | 对比文件说明书[2]描述了偏置电路15、16的构成（图2），包括AND电路和一系列晶体管对（NW0/NZ0等），根据控制信号LSELF<0>-<6>控制晶体管对的通断，从而在输出节点产生可调的电压VDEC或VINC（参见段落关于电压计算公式的描述）。 | **隐含公开**。目标专利的偏置电流生成器接收控制信号并生成可调偏置电流。对比文件中的偏置电路15/16接收来自选择器控制电路20的控制信号LSELF<7:0>，并通过其内部的晶体管网络（可视为一个可调电阻网络或电流-电压转换网络）生成可调的控制电压（VDEC/VINC）。该电压用于控制反相器中晶体管的电流。虽然最终输出是电压，但其核心是根据数字控制信号产生一个模拟的偏置量以控制电流，其功能与偏置电流生成器等效。本领域技术人员可以合理推断出该结构相当于偏置电流生成器。 |
| **特征N**：所述第一锁存器被配置为进一步接收所述第二占空比调整的信号并且提供所述第一分割的信号。 | 由于特征F、G、H、I（锁存器及特定连接）未被公开，该特征也无法被公开。 | **未被直接公开，亦未被隐含公开**。该特征限定了锁存器之间通过占空比调整信号连接的特定反馈关系，是目标专利反馈回路架构的具体体现。对比文件不存在这样的锁存器结构及连接关系。 |
| **特征O**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。 | 同上。 | **未被直接公开，亦未被隐含公开**。理由同特征N。 |
| **特征P**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。 | 同上。 | **未被直接公开，亦未被隐含公开**。理由同特征N。 |
| **特征Q**：所述第一锁存器和所述第二锁存器以及所述第一占空比调整电路和所述第二占空比调整电路被配置为执行除以2，并且所述第二频率是所述第一频率的一半。 | 对比文件中未描述除以2的分频功能。 | **未被直接公开，亦未被隐含公开**。目标专利该特征明确了电路执行二分频。对比文件的电路功能是延迟调整和占空比校正，而非频率分割。其输出信号频率与输入时钟频率相同。因此，该特征未被公开。 |
| **特征R**：所述第一分割的信号包括同相分割的信号，并且所述第二分割的信号包括正交分割的信号。 | 对比文件中未提及同相(I)和正交(Q)信号。 | **未被直接公开，亦未被隐含公开**。目标专利该特征涉及生成用于下/上变频的同相和正交LO信号。对比文件仅处理单一的时钟信号，未涉及正交信号对的生成。因此，该特征未被公开。 |
<<<j>>><<<k>>><<<l>>><<<m>>>