**对比文件名称：** 2010-06-03_US2010134154A_发明申请_US20100134154A1 ODD NUMBER FREQUENCY DIVIDING CIRCUIT
**目标专利名称：** 在反馈回路中具有占空比调整的分频器CN105324938B
**本次调用模型名称：** DeepSeek最新版本模型
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》**<br>包括：多个除法器电路(610a，610k)，耦合在反馈回路中，并且每个除法器电路被配置为接收在第一频率的时钟信号并且提供在第二频率的至少一个分割的信号，所述第二频率是所述第一频率的分数 | 第[0031]段：“...comprises two latches 4A, 4B which are connected in series to each other.”<br>第[0031]段：“...dividing a frequency of an input clock signal CLKin... to generate an output signal CLKout with a lower frequency.”<br>第[0037]段：“The odd number frequency dividing circuit 1... divides the frequency of the input clock signal CLKin by a factor three.”<br>第[0032]段：“The data input 6A and the edge control input 7A of the first edge triggered latch 4A are both connected by means of a feedback line 10 to the inverted data output 9B of the last edge triggered latch 4B.” | 对比文件公开了一种奇数分频电路（例如图1的电路1），其包含多个（例如两个）锁存器（4A，4B）。这些锁存器串联连接，并且最后一个锁存器的输出通过反馈线10反馈至第一个锁存器的输入，构成了一个反馈回路。该电路接收输入时钟信号CLKin（第一频率），并生成输出信号CLKout（第二频率），其频率是输入频率除以一个奇数（例如3）。因此，对比文件直接公开了“多个除法器电路耦合在反馈回路中，接收第一频率时钟信号并提供第二频率分割信号，第二频率为第一频率的分数”这一技术特征。 |
| **技术特征B《未公开》**<br>以及多个占空比调整电路(620a，620k)，每个占空比调整电路在所述反馈回路内耦合到相应的除法器电路， | 无 | 对比文件全文均未提及“占空比调整电路（duty cycle adjustment circuit）”。其电路由锁存器（latch）构成，目的是实现奇数分频，并未描述任何用于调整输出信号占空比的电路结构。因此，对比文件既未直接公开也未隐含公开“在反馈回路内耦合到相应除法器电路的多个占空比调整电路”这一特征。 |
| **技术特征C《未公开》**<br>并且被配置为调整由所述多个除法器电路中的一个除法器电路提供的所述至少一个分割的信号的占空比并且向所述多个除法器电路中的另一个除法器电路提供至少一个占空比调整的信号， | 无 | 如特征B所述，对比文件未公开任何占空比调整电路。因此，对比文件不可能公开“占空比调整电路调整分割信号的占空比并向另一个除法器电路提供占空比调整的信号”这一功能。该特征在对比文件中既无文字记载，也无法从现有内容中合理推断得出。 |
| **技术特征D《未公开》**<br>其中所述反馈回路被配置为使所述多个占空比调整电路中的最后一个占空比调整电路将其占空比调整的信号提供给所述多个除法器电路中的第一个除法器电路， | 无 | 由于对比文件根本不存在“占空比调整电路”，因此更不可能公开反馈回路中最后一个占空比调整电路将其输出提供给第一个除法器电路的连接关系。该特征未被公开。 |
| **技术特征E《未公开》**<br>其中所述多个除法器电路中的至少一个除法器电路的元件在非反相输入和反相输入处接收所述时钟信号，以在耦合节点处提供输出。 | 无 | 对比文件中的锁存器（如第[0031]段描述）具有时钟输入（5A，5B）、数据输入（6A，6B）、边沿控制输入（7A，7B）等。目标专利说明书[0029]-[0030]段结合图4明确指出，该特征特指锁存器中的“gm单元410”，其非反相和反相输入接收差分时钟信号，并在节点X提供输出。对比文件完全没有提及这种具有差分时钟输入的gm单元结构。因此，该特定电路元件特征未被公开。 |
| **技术特征F《直接公开》**<br>所述多个除法器电路包括：第一锁存器(310a)，被配置为接收所述时钟信号并且提供第一分割的信号 | 第[0031]段：“...comprises two latches 4A, 4B...”<br>第[0031]段：“...a first edge triggered latch 4A comprises a clock input 5A... a data output 8A...”<br>图1、2：锁存器4A接收时钟信号CLKin，并从其数据输出8A提供输出信号QA（即分割的信号）。 | 对比文件明确公开了分频电路包含多个锁存器，例如第一锁存器4A。该锁存器具有时钟输入5A以接收时钟信号CLKin，并具有数据输出8A以提供输出信号QA（如图2所示）。因此，对比文件直接公开了“第一锁存器，被配置为接收时钟信号并且提供第一分割的信号”。 |
| **技术特征G《直接公开》**<br>以及第二锁存器(310b)，被配置为接收所述时钟信号并且提供第二分割的信号。 | 第[0031]段：“...comprises two latches 4A, 4B...”<br>第[0031]段：“...a second edge triggered latch 4B comprises a clock input 5B... a data output 8B...” | 对比文件明确公开了第二锁存器4B。该锁存器具有时钟输入5B以接收时钟信号CLKin，并具有数据输出8B以提供输出信号。因此，对比文件直接公开了“第二锁存器，被配置为接收时钟信号并且提供第二分割的信号”。 |
| **技术特征H《未公开》**<br>所述多个占空比调整电路包括：第一占空比调整电路(320a)，被配置为从所述第一锁存器接收所述第一分割的信号并且向所述第二锁存器提供第一占空比调整的信号 | 无 | 同特征B和C，对比文件未公开任何“占空比调整电路”。锁存器4A的输出（8A）是直接连接到锁存器4B的数据输入（6B）的（见第[0032]段及图1），中间没有占空比调整电路。因此，该特征未被公开。 |
| **技术特征I《未公开》**<br>以及第二占空比调整电路(320b)，被配置为从所述第二锁存器接收所述第二分割的信号并且向所述第一锁存器提供第二占空比调整的信号。 | 无 | 同理，锁存器4B的输出通过反馈线10连接到锁存器4A的输入（第[0032]段），中间没有占空比调整电路。因此，该特征未被公开。 |
| **技术特征J《未公开》**<br>所述第一占空比调整电路包括：反相器(434)，被配置为接收可调整偏置电流并且提供具有基于所述可调整偏置电流确定的可调整占空比的所述第一占空比调整的信号。 | 无 | 对比文件未公开任何占空比调整电路，自然也没有公开占空比调整电路中包含的“接收可调整偏置电流以调整占空比的反相器”这一具体结构。该特征未被公开。 |
| **技术特征K《未公开》**<br>所述第一占空比调整电路还包括：占空比控制器(436)，被配置为接收占空比控制信号并且提供用于所述反相器的所述可调整偏置电流。 | 无 | 同上，对比文件未公开任何占空比调整电路或占空比控制器。该特征未被公开。 |
| **技术特征L《未公开》**<br>所述占空比控制器包括：查找表(532)，被配置为接收所述占空比控制信号并且提供至少一个控制信号 | 无 | 对比文件未公开任何占空比控制器，更未提及查找表。该特征未被公开。 |
| **技术特征M《未公开》**<br>以及偏置电流生成器(534)，被配置为接收所述至少一个控制信号并且提供用于所述反相器的所述可调整偏置电流。 | 无 | 对比文件未公开任何占空比控制器或偏置电流生成器。该特征未被公开。 |
| **技术特征N《未公开》**<br>所述第一锁存器被配置为进一步接收所述第二占空比调整的信号并且提供所述第一分割的信号。 | 无 | 对比文件中，第一锁存器4A通过反馈线10接收来自第二锁存器4B的反向输出信号（9B）（第[0032]段）。然而，目标专利中此处的“第二占空比调整的信号”是经过占空比调整电路处理后的信号。由于对比文件不存在占空比调整电路，其锁存器接收的是未经占空比调整的原始锁存器输出信号，而非“占空比调整的信号”。因此，该特征未被公开。 |
| **技术特征O《直接公开》**<br>所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。 | 第[0032]段：“The data input 6A... of the first edge triggered latch 4A are both connected by means of a feedback line 10 to the inverted data output 9B of the last edge triggered latch 4B.” | 对比文件明确公开了第一锁存器（4A）的数据输入（6A）连接到第二锁存器（4B）的反向数据输出（9B）。来自第二锁存器4B的输出信号（9B）即为“第二分割的信号”（虽然可能是其反相信号）。第一锁存器4A根据此输入信号以及其他输入（如时钟）来提供其自身的输出信号（第一分割的信号）。因此，该特征被直接公开。 |
| **技术特征P《未公开》**<br>（注：权利要求中特征P与特征O文字描述完全一致，为重复。判断同特征O）<br>所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。 | 同特征O | 同特征O。该特征被直接公开。 |
| **技术特征Q《未公开》**<br>所述第一锁存器和所述第二锁存器以及所述第一占空比调整电路和所述第二占空比调整电路被配置为执行除以2，并且所述第二频率是所述第一频率的一半。 | 第[0037]段：“...divides the frequency of the input clock signal CLKin by a factor three.”<br>第[0039]段：“...the division factor...Division factor=number of latches·2−1.” | 对比文件的核心是“奇数分频电路”，其分频比为（锁存器数量×2 - 1），例如两个锁存器实现除以3（图1），三个锁存器实现除以5（图6）。这与目标专利明确限定的“执行除以2”、“第二频率是第一频率的一半”截然不同。因此，该特征未被公开。 |
| **技术特征R《隐含公开》**<br>所述第一分割的信号包括同相分割的信号，并且所述第二分割的信号包括正交分割的信号。 | 第[0033]段：“...the clock inputs 5A, 5B... receive a quadrature input clock signal...”<br>第[0034]段：“...the quadrature clock input signal has two signal components which are separated in phase by 90°... The first signal component CLKQout... is depicted as data output signal QA of the first latch 4A and the second signal component CLKIout... is output... connected to the data output 8B of the second edge triggered latch 4B.”<br>图3、4：示出了接收正交输入时钟信号（CLKIin， CLKQin）并输出正交输出时钟信号（CLKIout， CLKQout）的电路。 | 对比文件的图3、4及对应描述公开了一种接收正交输入时钟信号并产生正交输出时钟信号的奇数分频电路。在该电路中，第一锁存器4A的输出QA（即第一分割的信号）对应于正交输出信号的一个分量（CLKQout），而第二锁存器4B的输出（对应CLKIout）对应于正交输出信号的另一个分量。虽然对比文件的分频器是除以3的奇数分频器，而目标专利是除以2的分频器，但“同相（I）和正交（Q）分割的信号”这一信号类型的概念已被对比文件公开。本领域技术人员可以理解，分频器可以输出具有相位关系的信号对，包括同相和正交信号。因此，对比文件隐含公开了“第一分割的信号包括同相分割的信号，并且第二分割的信号包括正交分割的信号”这一特征。 |
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