对比文件的名称：2004-09-21_发明授权_US06794238B2 Process for forming metallized contacts to periphery transistors
目标专利的名称：174用于存储器器件的金属化工艺CN107924994B
本次调用的模型名称：DeepSeek-R1
根据目标专利说明书对权利要求的解释，并结合对比文件US06794238B2的内容，创建特征比对表格如下：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：所述方法包括：形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件《直接公开》 | 对比文件详细描述部分记载：“...a method for forming metallized contacts to N-channel and P-channel periphery circuit transistor in a memory device...”（发明内容部分）；“...the peripheral logic circuit area 200a, 200b...The gate stacks 15, 16 are associated with respective N-channel and P-channel peripheral logic transistors.”（详细描述部分）；“...metal layer 70 is deposited over the memory array 100 and the peripheral circuitry area 200...to form metal peripheral plugs 75, 76.”（结合图6、7）。 | 对比文件公开了一种为存储器器件的外围逻辑电路晶体管形成金属化接触的方法。其中明确提到了外围逻辑电路区域（200a, 200b）及其晶体管（如栅极堆栈15, 16），并描述了在该区域形成金属层70及金属插塞75、76，这些金属插塞用于接触外围晶体管的掺杂有源区（25, 26）。这些金属插塞和金属层构成了耦合至外围逻辑晶体管（即逻辑器件）的金属化结构。本领域技术人员能够毫无疑义地确定，该金属化结构对应于“第一金属化层”且其功能是耦合至逻辑器件，与目标专利中特征A的作用相同。因此，该特征被对比文件直接公开。 |
| **技术特征B**：以及形成专用金属化层，所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块《未公开》 | 对比文件涉及的是动态随机存取存储器（DRAM）器件，其存储阵列区域（100）包括电容结构（61, 63）和用于位线的多晶硅插塞（42）及后续的金属插塞（72）。例如：“...the memory array (indicated generally by reference numeral 100)...”、“...capacitor structure 45...”、“...metal bit line plug 72...”。 | 目标专利中的“专用金属化层”特指用于耦合至“磁阻随机存取存储器（MRAM）模块”的金属化层，该模块包含基于电阻的存储元件（如MTJ）。对比文件公开的存储器是DRAM，其存储单元基于电容结构，而非MRAM的基于电阻的存储元件。对比文件中提及的与存储阵列相关的金属化结构（如金属插塞72）是用于DRAM位线连接，其耦合的对象是DRAM存储单元，而非MRAM模块。两者在存储技术原理和结构上存在根本差异。本领域技术人员无法从对比文件中得出用于MRAM模块的专用金属化层。因此，该特征未被对比文件公开。 |
| **技术特征C**：其中所述专用金属化层不同于所述第一金属化层，并且其中所述专用金属化层不与所述逻辑器件共享。《未公开》 | 对比文件图7及相关描述显示，金属层70同时覆盖了存储阵列区域（100）和外围逻辑区域（200），并一次性形成了位线金属插塞72和外围逻辑金属插塞75、76。例如：“As shown in FIG. 7, a metal layer 70 is deposited over the memory array 100 and the peripheral circuitry area 200. Accordingly, the metal layer is formed over the exposed outer surfaces of active areas 25, 26...to form metal peripheral plugs 75, 76. The metal layer is further formed over the bit line poly plug 42 to form metal bit line plug 72.” | 目标专利中“专用金属化层不同于第一金属化层且不共享”的核心在于，为MRAM模块和逻辑器件分别使用独立、专有的金属化层，以避免设计复杂度和寄生效应。对比文件中，用于存储阵列（位线）和外围逻辑的金属化结构（72与75、76）是在同一次沉积工艺中形成的同一金属层70的一部分。它们并非独立形成、也非专用于不同模块的“不同”金属化层，并且在物理上和制造工艺上是共享的。这与目标专利旨在解决的技术问题所采用的“独立”、“不共享”的技术手段不同。因此，该特征未被对比文件公开。 |
| **技术特征D**：其特征在于，所述第一金属化层是使用后端制程BEOL金属化工艺来形成的，其中所述专用金属化层是使用专用于形成与所述MRAM模块相关联的一个或多个组件的金属化工艺来形成的。《未公开》 | 对比文件描述了在完成电容高温处理步骤后形成金属插塞的整体工艺流程，例如：“...the invention forms the metallized conductors to the active regions in the substrate after the heat processing is applied.”；“...the metal periphery plugs are formed after the formation of the capacitors.”。 | 对比文件虽然提到了在特定工艺步骤（如高温电容处理）后形成金属化接触，但并未将其明确区分为“使用BEOL金属化工艺形成的第一金属化层”和“使用专用于MRAM组件的金属化工艺形成的专用金属化层”。整个描述是一个连贯的存储器制造流程，没有针对不同功能模块（逻辑 vs. MRAM）采用不同定义或特性的金属化工艺进行区分。目标专利中强调的两种工艺的区分是其重要特征，而对比文件并未公开这一点。因此，该特征未被对比文件公开。 |
| **技术特征E**：其特征在于，所述BEOL金属化工艺指定正整数n个金属化层，并且其中所述器件包括至少n+1个金属化层。《未公开》 | 对比文件没有提及“BEOL金属化工艺指定金属化层数量”的概念，也未描述在指定数量的金属化层之外额外增加金属化层。 | 该特征涉及具体的工艺设计规则，即标准BEOL工艺定义了固定数量（n）的金属化层，而为了集成MRAM，专门增加了一层（n+1）。对比文件的说明书全文均未涉及任何关于“指定正整数n个金属化层”或“至少n+1个金属化层”的内容。本领域技术人员无法从对比文件中推导出该具体技术方案。因此，该特征未被对比文件公开。 |
| **技术特征F**：其特征在于，形成所述专用金属化层包括执行镶嵌工艺以形成所述一个或多个组件，并且其中所述一个或多个组件包括以下一者或多者：所述MRAM模块的位线或所述MRAM模块的阵列触点。《隐含公开》 | 对比文件描述了形成金属插塞的工艺：“As shown in FIG. 7, a metal layer 70 is deposited over the memory array 100 and the peripheral circuitry area 200...to form metal peripheral plugs 75, 76...and metal bit line plug 72.” 以及后续的平面化步骤（图8，CMP）。该沉积后平面化的工艺是本领域公知的镶嵌工艺（特别是沉积后CMP）的一种常见实现方式。其中，金属位线插塞72明确是位线组件的一部分。 | 虽然对比文件未明确使用“镶嵌工艺”一词，但其中描述的“沉积金属层然后进行化学机械平坦化（CMP）”的步骤（如图7-8所示），是本领域技术人员公知的用于形成金属互连结构的典型镶嵌工艺（特别是其一种形式）。对比文件公开的“metal bit line plug 72”是连接到存储阵列位线的金属组件，其作用与目标专利中“MRAM模块的位线”组件在连接存储单元进行读写操作的功能上相对应。尽管对比文件中的存储器是DRAM而非MRAM，但“位线”作为存储器阵列中的基本导电线路，其功能和结构具有通用性。因此，本领域技术人员有可能从对比文件公开的“形成金属位线插塞”的工艺和组件，合理推断出“通过镶嵌工艺形成位线组件”的技术方案。但关于“MRAM模块的阵列触点”，对比文件未明确公开对应结构。因此，该特征被部分隐含公开。 |
| **技术特征G**：其特征在于，进一步包括在形成所述专用金属化层之后形成第三金属化层，其中所述第一金属化层与第一节距相关联，所述第一节距小于与所述第三金属化层相关联的第二节距，其中所述专用金属化层被配置成利用所述第一金属化层的所述第一节距来形成与所述MRAM模块相关联的一个或多个组件，并且其中所述一个或多个组件包括基于电阻的存储元件。《未公开》 | 对比文件在形成金属插塞（70）后，描述了沉积第三绝缘层（60或360）并形成上层接触（90， 92/95/96 或 392/395/396）的步骤（如图9-15所示）。例如：“a third insulating layer 60, e.g. BPSG layer 60, is deposited... a conductive layer 90...is deposited over the third BPSG layer 60 to form the contacts 92, 95, 96.”。对比文件未讨论任何金属化层的“节距（pitch）”，也未提及“第一节距小于第二节距”或“利用第一节距”来形成组件。同时，对比文件的组件是基于电容的DRAM存储单元，而非“基于电阻的存储元件”。 | 该特征包含多个限定条件：形成第三金属化层、节距关系、专用金属化层利用小节距、组件包含基于电阻的存储元件。对比文件确实公开了在初始金属插塞之上形成额外的导电接触层（90），这可以对应于“第三金属化层”。然而，对比文件完全没有涉及不同金属化层之间的“节距”关系及其利用，这是目标专利实现高密度集成的关键。更重要的是，对比文件存储器件的存储元件是电容，与目标专利要求的“基于电阻的存储元件”（如MTJ）在物理原理和结构上完全不同。因此，该特征的核心要素未被公开。 |
| **技术特征H**：其特征在于，所述第一节距是遵循所述器件的后端制程BEOL金属化工艺的特定节距。《未公开》 | 对比文件全文未提及“节距（pitch）”概念，也未提及“BEOL金属化工艺的特定节距”。 | 该特征是对“第一节距”的进一步限定，将其定义为遵循BEOL工艺规则的特定节距。对比文件中不存在任何关于金属化层节距的描述，更未将其与BEOL工艺规则相关联。因此，该特征未被对比文件公开。 |
| **技术特征I**：其特征在于，所述第一金属化层具有第一密度，所述第一密度大于与所述第三金属化层相关联的第二密度。《未公开》 | 对比文件未比较不同金属化层或互连结构的密度。 | 该特征涉及不同金属化层之间的密度比较。对比文件虽然描述了不同层级的互连结构（如金属插塞70和上层接触90），但从未讨论或暗示这些层在布局密度上的差异。本领域技术人员无法从对比文件中得出该技术方案。因此，该特征未被对比文件公开。 |
| **技术特征J**：其特征在于，形成所述第一金属化层和形成所述专用金属化层是通过处理器执行指令来发起的。《未公开》 | 对比文件描述的是具体的半导体制造工艺步骤，属于方法本身。全文未提及任何通过“处理器执行指令”来发起或控制这些制造步骤的内容。 | 该特征将制造方法的执行与控制自动化、程序化的制造设备相联系，强调了通过处理器指令发起操作。对比文件仅作为技术方案描述了工艺步骤的流程，并未揭示其执行或发起方式是否涉及处理器指令。因此，该特征未被对比文件公开。 |
<<<A>>><<<f>>>