对比文件名称：2010-11-18_发明申请_US20100289098A1 Magnetic Tunnel Junction Device and Fabrication
目标专利名称：用于存储器器件的金属化工艺 CN107924994B
本次调用的模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：所述方法包括：形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件<br>《直接公开》 | [0002] MRAM areas containing MTJ elements and logic areas containing logic and control elements may be fabricated on the same wafer.<br>[0023] ...The bottom cap layer 106 may protect against the formation of recesses in the insulating layers in the MRAM area 108 and in the logic area 110.<br>[0023] ...For example, a logic process may define placement of the copper in the bottom trench 202 and in the bottom via 204 in the logic area 110. | 对比文件明确公开了在同一个晶圆上制造MRAM区域（108）和逻辑区域（110）。在逻辑区域110中，通过执行第一铜镶嵌工艺（first copper damascene process）形成了底部沟槽（bottom trenches 202）和底部通孔（bottom vias 204），并在其中填充铜（plating copper）。这些填充铜的底部沟槽和通孔构成了耦合至逻辑区域（即逻辑器件）的金属互连结构，即金属化层。本领域技术人员能够毫无疑义地确定，为了将逻辑器件互连，必然需要形成耦合至它们的金属化层。因此，对比文件直接公开了“形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件”这一技术特征。 |
| **技术特征B**：以及形成专用金属化层，所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块，<br>《隐含公开》 | [0004] ...A top via may be added to selectively open the top of the MTJ device. The height of the top via may be adjustable.<br>[0032] ...A second copper damascene process may be performed to open top trenches 702 in the third insulating layer 604 and to open at least one of a top via 704 to the patterned top electrode 502... to plate or otherwise deposit copper in the top trenches 702 and in the at least one of the top via 704... | 对比文件公开了在MTJ器件（即MRAM模块的核心存储元件）形成后，执行第二次铜镶嵌工艺，在第三绝缘层604中形成顶部沟槽702和顶部通孔704，并填充铜。顶部通孔704直接连接到MTJ器件的顶部电极502。该顶部金属（铜）结构（包括沟槽和通孔）的作用是为MRAM模块（具体为MTJ器件）提供电连接（如上电极连接）。虽然对比文件未明确使用“专用金属化层”或“耦合至MRAM模块”的表述，但本领域技术人员根据其描述的工艺和结构可以合理推断，为了完成MRAM器件的制造并使其正常工作，必须形成与之电连接的金属互连结构（即金属化层）。因此，对比文件隐含公开了“形成专用金属化层，所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块”这一技术特征。 |
| **技术特征C**：其中所述专用金属化层不同于所述第一金属化层，并且其中所述专用金属化层不与所述逻辑器件共享。<br>《未公开》 | [0032] ...A second copper damascene process may be performed to open top trenches 702 in the third insulating layer 604 and to open at least one of a top via 704 to the patterned top electrode 502 and a logic via 706 to the copper in the bottom trench 202, to plate or otherwise deposit copper in the top trenches 702 and in the at least one of the top via 704 and the logic via 706... | 对比文件公开的第二次铜镶嵌工艺同时形成了连接到MTJ顶部电极的“顶部通孔704”和连接到逻辑区域底部铜沟槽的“逻辑通孔706”，并且它们都位于同一个第三绝缘层604中，且由同一次金属沉积工艺（填充铜）形成。这表明，为MRAM（顶部通孔704）和逻辑（逻辑通孔706）提供连接的金属结构是**在同一金属化层（由第三绝缘层604中的沟槽/通孔定义）中共同形成**的，即它们“共享”了该金属化层。这与目标专利权利要求中明确强调的“专用金属化层…不与所述逻辑器件共享”的技术特征相悖。目标专利说明书（见[0013]段）的核心思想正是通过使用独立的、不与逻辑器件共享的金属化层来避免共享带来的问题。对比文件没有公开这种“不共享”的独立性。 |
| **技术特征D**：其特征在于，所述第一金属化层是使用后端制程BEOL金属化工艺来形成的，其中所述专用金属化层是使用专用于形成与所述MRAM模块相关联的一个或多个组件的金属化工艺来形成的。<br>《未公开》 | [0023] ...A first copper damascene process may be performed to open bottom trenches 202 and bottom vias 204 in the first insulating layer 104, to plate or otherwise deposit copper in the bottom trenches 202 and in the bottom vias 204, and to perform a copper chemical mechanical planarization.<br>[0032] ...A second copper damascene process may be performed... | 对比文件确实描述了“第一铜镶嵌工艺”和“第二铜镶嵌工艺”。然而，对比文件完全没有提及这些工艺是否属于“后端制程（BEOL）金属化工艺”，更没有提及第二次镶嵌工艺是“专用于形成与所述MRAM模块相关联的一个或多个组件的金属化工艺”。目标专利的该特征限定了两种金属化工艺的属性（一种是标准的BEOL工艺，另一种是专用的、针对MRAM的工艺），这种特定的工艺属性划分在对比文件中没有记载。对比文件仅仅描述了按顺序执行两次镶嵌工艺步骤，并未赋予它们目标专利所限定的特定工艺类别和专用性内涵。 |
| **技术特征E**：其特征在于，所述BEOL金属化工艺指定正整数n个金属化层，并且其中所述器件包括至少n+1个金属化层。<br>《未公开》 | 无相关内容。 | 对比文件全文均未提及任何关于“BEOL金属化工艺指定正整数n个金属化层”以及“器件包括至少n+1个金属化层”的内容。该技术特征涉及金属化层数量的特定设计规则，是目标专利说明书中（见[0012]段）明确提出的一个具体实施方案。对比文件完全没有涉及或暗示这一数量关系。 |
| **技术特征F**：其特征在于，形成所述专用金属化层包括执行镶嵌工艺以形成所述一个或多个组件，并且其中所述一个或多个组件包括以下一者或多者：所述MRAM模块的位线或所述MRAM模块的阵列触点。<br>《隐含公开》 | [0032] ...A second copper damascene process may be performed to open top trenches 702 in the third insulating layer 604 and to open at least one of a top via 704 to the patterned top electrode 502... to plate or otherwise deposit copper in the top trenches 702 and in the at least one of the top via 704... | 对比文件明确公开了形成与MRAM（MTJ器件）连接的金属结构时，使用了镶嵌工艺（铜镶嵌工艺）。该工艺形成的组件（顶部通孔704）连接到MTJ的顶部电极。在MRAM器件中，连接到存储单元（如MTJ）上电极的金属线通常起到位线（bit line）的作用，或者构成阵列触点的一部分。本领域技术人员根据对比文件公开的“顶部通孔704连接到MTJ顶部电极502”这一结构，可以合理推断该金属结构（通孔及其连接的沟槽）用于对MTJ进行电访问，其功能等同于或包含了MRAM模块的位线或触点组件。因此，对比文件隐含公开了“形成专用金属化层包括执行镶嵌工艺以形成一个或多个组件，并且该一个或多个组件包括MRAM模块的位线或阵列触点”这一技术特征。 |
| **技术特征G**：其特征在于，进一步包括在形成所述专用金属化层之后形成第三金属化层，其中所述第一金属化层与第一节距相关联，所述第一节距小于与所述第三金属化层相关联的第二节距，其中所述专用金属化层被配置成利用所述第一金属化层的所述第一节距来形成与所述MRAM模块相关联的一个或多个组件，并且其中所述一个或多个组件包括基于电阻的存储元件。<br>《未公开》 | [0023] ...The copper-filled bottom trenches 202 each have a normal axis 220.<br>[0032] ...A second copper damascene process may be performed... | 对比文件确实描述了在形成MTJ（基于电阻的存储元件）之后，进行第二次铜镶嵌工艺形成顶部金属结构。然而，对比文件：1）完全没有提及“第三金属化层”的概念；2）完全没有讨论任何金属化层的“节距（pitch）”，更没有公开第一金属化层与第三金属化层之间的节距大小关系；3）完全没有提及“专用金属化层被配置成利用所述第一金属化层的所述第一节距”这一特定设计配置。目标专利该特征的核心在于利用密集金属层（第一金属化层）的较小节距来形成MRAM组件以实现高密度，而对比文件未涉及节距设计。MTJ（基于电阻的存储元件）本身在对比文件中是公开的，但该特征的整体技术方案未被公开。 |
| **技术特征H**：其特征在于，所述第一节距是遵循所述器件的后端制程BEOL金属化工艺的特定节距。<br>《未公开》 | 无相关内容。 | 对比文件全文未提及“节距（pitch）”，更未提及该节距是“遵循所述器件的后端制程BEOL金属化工艺的特定节距”。该技术特征是特征G的进一步限定，依赖于节距概念的公开。由于对比文件未公开任何关于节距的内容，因此该特征未被公开。 |
| **技术特征I**：其特征在于，所述第一金属化层具有第一密度，所述第一密度大于与所述第三金属化层相关联的第二密度。<br>《未公开》 | 无相关内容。 | 对比文件全文未提及任何金属化层的“密度（density）”，也未对不同金属化层的密度进行比较。该技术特征是目标专利中关于金属化层物理特性的具体限定，在对比文件中没有对应记载。 |
| **技术特征J**：其特征在于，形成所述第一金属化层和形成所述专用金属化层是通过处理器执行指令来发起的。<br>《直接公开》 | [0054] The computer may be coupled to one or more semiconductor fabrication devices and configured to execute instructions to initiate formation of a magnetic tunnel junction (MTJ) device on a structure that includes a bottom cap layer and a bottom metal-filled trench having a normal axis... The computer may also be configured to execute instructions stored at the computer readable medium to initiate a copper damascene process to open a top trench in the insulating layer, to open a top via to the top electrode... | 对比文件在图13的制造过程描述中明确公开了使用计算机（处理器）执行指令来发起（initiate）MTJ器件的形成以及铜镶嵌工艺。形成MTJ器件必然包括其底层结构（如包含底部金属填充沟槽的结构，即第一金属化层），而铜镶嵌工艺则用于形成顶部的金属互连（即专用金属化层）。因此，对比文件直接公开了通过处理器执行指令来发起形成第一金属化层和专用金属化层（即顶部金属互连）的技术特征。 |
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