本次评估基于目标专利：**174用于存储器器件的金属化工艺CN107924994B** 与对比文件：**2014-07-08_发明授权_US08772051B1 Fabrication method for embedded magnetic memory**。调用的模型为：专利创造性评估模型。
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：所述方法包括：形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件** <br>《直接公开》 | [0007] “...A wafer is provided having a memory area and a logic area. A topmost metal contact layer is provided on a surface of the wafer...”<br>[0017] “CMOS devices (not shown) are formed within the substrate. Connection vias 12 and topmost metal layer 14 of a CMOS device structure are shown, surrounded by dielectric layer 16. The metal layer 14 will connect to the memory array.” | 对比文件明确公开了提供具有逻辑区域（logic area）和存储器区域（memory area）的晶圆，并在晶圆表面提供最顶层金属接触层（topmost metal contact layer）。该最顶层金属层14是CMOS器件结构的一部分，并用于连接存储器阵列。因此，对比文件公开了形成耦合至器件（CMOS逻辑器件）的金属化层（最顶层金属层14）。本领域技术人员能够毫无疑义地得出该技术方案。 |
| **技术特征B：以及形成专用金属化层，所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块** <br>《未公开》 | [0008] “...in the memory area, vias are opened through the dielectric and etch stop layers to the topmost metal contact layer and, in the logic area, evenly distributed dummy fill patterns are opened through the second dielectric layer and the second etch stop layer. The vias and dummy fill patterns are filled with a metal layer and planarized...” (对应图4-5中的金属层28/30)<br>[0029] “The openings are filled with a metal layer 28, forming a metal interface for connection between the copper via and MTJ junctions. In the logic area 1, metal 30 forms a dummy interface layer pattern for CMP purposes.” | 对比文件公开了在存储器区域形成通孔（vias 25/29）并在逻辑区域形成均匀分布的虚设填充图案（dummy fill patterns 27），然后用同一金属层（28/30）填充这些通孔和图案，以形成平坦的晶圆表面用于后续MTJ元件形成。该金属层28/30确实耦合至后续形成的MTJ元件（即MRAM模块）。然而，该金属层并非目标专利意义上的“专用”金属化层。在目标专利中，“专用金属化层”指专门为MRAM模块形成组件（如位线、触点）而插入的、独立于逻辑器件布线的金属层。对比文件中的金属层28/30同时用于填充逻辑区域的虚设图案以实现平坦化，其形成目的和作用（为CMP提供平坦表面）与目标专利中“专用”于形成MRAM组件并独立于逻辑器件布线的金属层不同。因此，对比文件未公开“专用金属化层”这一特征。 |
| **技术特征C：其中所述专用金属化层不同于所述第一金属化层，并且其中所述专用金属化层不与所述逻辑器件共享。** <br>《未公开》 | 同上（技术特征B引用部分）。<br>此外，对比文件图5、14显示金属层28（存储器区）和30（逻辑区）是在同一工艺步骤中沉积和平面化的同一金属层。逻辑区域的金属30是虚设填充图案，用于CMP，而非用于逻辑器件的功能布线。 | 目标专利的核心在于专用金属化层（第二金属化层161）独立于（即不共享）用于逻辑器件的第一金属化层（102）。对比文件中，连接MTJ的金属层（28）和逻辑区域的虚设金属图案（30）是**同一金属层**（见[0008]“filled with a metal layer”和附图5、14）。该金属层虽然在物理上覆盖两个区域，但其在逻辑区域的部分是“虚设填充图案”（dummy fill patterns），用于工艺平坦化，而不是用于连接逻辑器件的功能布线或触点。尽管如此，从金属化层的定义来看，该层同时存在于存储器和逻辑区域，并未形成如目标专利所强调的、在逻辑器件布线层之外独立设置的专用金属层。第一金属化层（最顶层金属14）和用于MTJ连接的金属层（28）是上下叠层关系，但金属层28在逻辑区域有虚设结构，并未实现目标专利所述的“不与逻辑器件共享”（即完全独立，逻辑器件布线不使用该层）。因此，该特征未被公开。 |
| **技术特征D：其特征在于，所述第一金属化层是使用后端制程BEOL金属化工艺来形成的，其中所述专用金属化层是使用专用于形成与所述MRAM模块相关联的一个或多个组件的金属化工艺来形成的。** <br>《未公开》 | [0002] “...MRAM junction arrays are normally built on the BEOL (back-end-of line)...”<br>[0008], [0029] 描述了形成连接MTJ的金属层（28/30）的工艺步骤，但未明确该工艺是“专用于”形成MRAM组件的定制工艺。 | 对比文件提到了MRAM结阵列通常构建在BEOL，并且公开了形成连接MTJ的金属层（28/30）的工艺（例如，开口、填充金属、CMP）。然而，该工艺同时用于在逻辑区域形成虚设填充图案（dummy fill patterns），其主要目的是获得平坦表面以利于MTJ形成，而非目标专利所强调的“专用于形成与MRAM模块相关联的一个或多个组件”（如位线、触点）的“定制”金属化工艺。目标专利的“专用工艺”旨在形成独立于标准BEOL流程的额外金属层。对比文件的工艺更像是标准BEOL流程内为了集成MRAM而进行的特定步骤，并未被描述为独立于BEOL工艺的“专用”工艺。因此，该特征未被公开。 |
| **技术特征E：其特征在于，所述BEOL金属化工艺指定正整数n个金属化层，并且其中所述器件包括至少n+1个金属化层。** <br>《未公开》 | 对比文件未提及BEOL金属化工艺指定了固定数量（n个）的金属化层，也未提及器件总金属化层数为n+1。 | 对比文件描述了在已有CMOS结构（包含最顶层金属14）之上构建MTJ及相关连接，但并未明确说明整个器件的金属化层总数与标准BEOL工艺指定的层数（n）之间的关系。没有信息表明添加了MTJ连接层（28/30）导致总金属层数超过了BEOL工艺原本指定的数量。因此，该特征未被公开。 |
| **技术特征F：其特征在于，形成所述专用金属化层包括执行镶嵌工艺以形成所述一个或多个组件，并且其中所述一个或多个组件包括以下一者或多者：所述MRAM模块的位线或所述MRAM模块的阵列触点。** <br>《隐含公开》 | [0029] “The openings are filled with a metal layer 28, forming a metal interface for connection between the copper via and MTJ junctions.”<br>[0035] “...top lead connections are formed to the MTJ elements in the memory area.” (对应图11，21中的44)<br>附图5，14显示了通过填充开口形成的金属结构28，该结构位于MTJ元件之下，用于连接MTJ和下层金属。附图11，21显示了在MTJ元件之上形成的顶部引线连接44。 | 对比文件公开了使用镶嵌工艺（damascene process，见[0029]）形成金属层28，该金属层作为金属接口连接铜通孔和MTJ结。该金属接口28可以理解为MRAM模块的底部电极或触点的一部分。同时，对比文件公开了在MTJ元件之上形成顶部引线连接（top lead connections 44），这可以对应于位线。虽然对比文件没有明确使用“位线”和“阵列触点”这两个术语，但本领域技术人员知晓，MRAM模块需要与存储单元电连接的导电结构，位于MTJ下方的连接（如28）和上方的连接（如44）分别承担着类似触点（如下电极）和位线的功能。因此，可以合理推断对比文件隐含公开了通过镶嵌工艺形成MRAM模块的连接组件，这些组件包括功能上等同于触点（或下电极连接）和位线的结构。 |
| **技术特征G：其特征在于，进一步包括在形成所述专用金属化层之后形成第三金属化层，其中所述第一金属化层与第一节距相关联，所述第一节距小于与所述第三金属化层相关联的第二节距，其中所述专用金属化层被配置成利用所述第一金属化层的所述第一节距来形成与所述MRAM模块相关联的一个或多个组件，并且其中所述一个或多个组件包括基于电阻的存储元件。** <br>《未公开》 | 对比文件未提及在形成连接MTJ的金属层（28/30）之后，还形成了具有更大节距的第三金属化层。也未讨论不同金属化层之间的节距（pitch）差异。 | 对比文件描述了在形成金属层28/30和MTJ元件（32）之后，沉积介电层并形成顶部金属连接（44，46）。虽然这可以视为形成了另一金属化层（即顶部引线），但对比文件完全没有提及该层与下层金属（如最顶层金属14或金属层28）之间的节距关系。目标专利中关于利用密集金属层（第一节距）的节距来形成MRAM组件（如存储元件），并在其上形成节距更大的厚金属层（第三金属化层）的核心构思，在对比文件中完全没有体现。因此，该特征未被公开。 |
| **技术特征H：其特征在于，所述第一节距是遵循所述器件的后端制程BEOL金属化工艺的特定节距。** <br>《未公开》 | 对比文件未提及任何金属化层的节距，也未提及节距遵循BEOL工艺的特定规则。 | 对比文件没有描述任何金属层的节距信息，更没有说明该节距是遵循BEOL工艺规则的特定节距。因此，该特征未被公开。 |
| **技术特征I：其特征在于，所述第一金属化层具有第一密度，所述第一密度大于与所述第三金属化层相关联的第二密度。** <br>《未公开》 | 对比文件未讨论金属化层的密度（density）差异。 | 对比文件没有提及或暗示不同金属化层之间在布线密度上的任何比较。因此，该特征未被公开。 |
| **技术特征J：其特征在于，形成所述第一金属化层和形成所述专用金属化层是通过处理器执行指令来发起的。** <br>《未公开》 | 对比文件全文描述的是具体的半导体制造工艺步骤，未提及通过处理器执行指令来发起这些制造步骤。 | 该特征涉及制造过程的控制或自动化层面，即由处理器执行指令来发起特定的金属化层形成步骤。对比文件作为一份工艺方法专利，其说明书仅聚焦于具体的物理制造步骤，并未描述任何由处理器控制的制造执行系统或方法。因此，该特征未被公开。 |
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