对比文件名称：2006-10-12_WO2006090124A_发明申请_WO2006090124A2 METHOD FOR OPTIMISING TRANSISTOR PERFORMANCE IN INTEGRATED CIRCUITS
目标专利名称：232共享扩散标准单元架构CN104769718B
本次调用模型名称：专利创造性评估专家模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域<br>**《直接公开》** | [p0005] “The active areas or components of the logic cell include negative-channel diffusion 24, ... arranged in adjacent rows.”<br>[p0020] “The active areas include the diffusion 24,26 and gate areas 34.”<br>[p0022] “The two adjacent cells having an edge with corresponding NMOS (Vss) negative nets that lie on either side of the cell boundary form a continuous negative-channel diffusion 24.” | 对比文件明确公开了逻辑单元包含负沟道（N型）扩散区域（negative-channel diffusion 24）。在附图3及其描述中，通过在单元边界之间填充额外的扩散区域102，使相邻单元的对应扩散区域连接，形成了跨越单元边界（即延伸到单元外）的连续N型扩散区域（continuous negative-channel diffusion 24）。因此，对比文件直接公开了技术特征A。 |
| **技术特征B**：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域<br>**《直接公开》** | [p0005] “The active areas or components of the logic cell include ... positive-channel diffusion 26, ... arranged in adjacent rows.”<br>[p0020] “The active areas include the diffusion 24,26 and gate areas 34.”<br>[p0022] “It will be appreciated that the same process may be applied to the positive-channel 26 diffusion.” | 对比文件明确公开了逻辑单元包含正沟道（P型）扩散区域（positive-channel diffusion 26）。其优化方法同样适用于P型扩散区域，即通过填充扩散使相邻单元的P型扩散区域在单元边界处连接，形成连续的扩散区域。因此，本领域技术人员可以毫无疑义地得出，P型扩散区域也可以跨单元延伸并延伸到单元外。技术特征B被直接公开。 |
| **技术特征C**：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件<br>**《直接公开》** | [p0005] “The active areas or components of the logic cell include ... gate 34 layers. ... to form simple logic (NMOS and PMOS) gates ...”<br>[p0020] “The active areas include the diffusion 24,26 and gate areas 34.” | 对比文件明确描述了标准单元包含栅极层（gate 34 layers/gate areas），并且这些栅极与N型和P型扩散区域（24, 26）共同形成NMOS和PMOS逻辑门（即半导体器件）。栅极位于扩散区域之上是其构成的必然要求。因此，技术特征C被对比文件直接公开。 |
| **技术特征D**：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处<br>**《未公开》** | 无对应内容。对比文件全文未提及“虚设栅极（dummy gate）”或“虚设器件（dummy device）”。其关注的栅极（gate 34）均为构成有效逻辑功能的“有源”栅极。 | 目标专利的“虚设栅极”是特意设置在单元相对边缘、与扩散区域交叉形成但随后被禁用的器件，其核心作用是在布局上占据边缘位置以实现扩散共享，同时通过结扎确保其不工作。对比文件仅公开了用于构成有效逻辑功能的有源栅极，没有教导或暗示在单元边缘设置这种不参与逻辑功能的“虚设”栅极对。因此，技术特征D未被公开。 |
| **技术特征E**：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件，<br>**《未公开》** | [p0005] “The components of the logic cells are wired internally with vias 28 and metal layer 18,20,22 ... The supply nets 20,18 are supply connections between positive-channel 26 and negative-channel diffusion 24 and respective power rails 14,16 (VDD,VSS).”<br>[p0020] “The supply nets may be configured along a boundary or an edge 39 of the cell.” | 对比文件公开了电源网络（supply nets）将扩散区域连接到电源轨（VDD/VSS），其目的是为有源器件提供电源，使其正常工作。而目标专利中导线的明确且唯一目的是“禁用”（disable）虚设器件，例如通过连接到电源或地使其处于截止状态。对比文件完全没有提及出于“禁用”目的而将任何栅极或器件连接到电源。两者作用截然不同。因此，技术特征E未被公开。 |
| **技术特征F**：其中所述供电源在所述单元的一侧上，<br>**《未公开》** | [p0005] “... rows of cells ... bound by power and ground rails 14,16.”<br>（附图1显示电源轨VDD 14和地轨VSS 16位于单元行的上下两侧） | 对比文件的附图1和描述显示，电源轨（VDD）和地轨（VSS）分别位于单元行的两侧（例如上方和下方），为整行单元供电。这通常意味着每个单元可以从两侧获取电源。目标专利明确限定“供电源在所述单元的一侧上”，这是其不对称结扎架构（仅一侧有结扎导线）的前提。对比文件没有公开或暗示这种单侧供电源的单元架构。因此，技术特征F未被公开。 |
| **技术特征G**：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上，<br>**《未公开》** | 无对应内容。对比文件未定义“虚设器件”，更未涉及其在单元边缘的特定布置方式。 | 该特征与特征D、E、F紧密相关，是目标专利“一指单元”（图2）不对称架构的具体描述。由于对比文件未公开虚设器件（D）、用于禁用的导线（E）以及单侧供电源（F），因此自然也未能公开虚设器件仅布置在一个边缘上并被结扎的架构。技术特征G未被公开。 |
| **技术特征H**：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。<br>**《未公开》** | 无对应内容。 | 该特征进一步定义了目标专利中位于相对边缘（即未结扎侧）的虚设器件的状态。这是其“共享”和“邻接结扎”方案（如图4A所示）的关键部分。由于对比文件未公开虚设器件、单侧供电源及结扎方案，因此该特征未被公开。 |
| **技术特征I**：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。<br>**《未公开》** | 无对应内容。 | 该特征描述了导线与虚设栅极及特定扩散区域部分接触的物理结构细节（参见目标专利图2中的栅极结扎214）。对比文件完全没有涉及这种具体的接触关系。因此，技术特征I未被公开。 |
| **技术特征J**：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极<br>**《隐含公开》** | [p0005] “Each logic cell defines a specific logic circuit. ... to form simple logic ... gates ... for example INVERTER (or NOT) 12,35, AND, OR, NAND 31, NOR 32, 33 XOR, XNOR, ADDERS, FLIP-FLOP, and the like.” | 对比文件列举了多种逻辑门（如与非门、或非门、触发器等）作为标准单元的示例。本领域技术人员公知，实现这些复杂逻辑功能（尤其是多输入门或时序单元）的标准单元，通常需要在P型和N型扩散区域上布置多个栅极（例如，一个两输入NAND门需要两个并行的PMOS栅极和两个串联的NMOS栅极）。因此，虽然对比文件附图可能只示意性地画出了少数栅极，但基于其公开的单元功能范围，可以合理推断出单元可以包含“多个导电栅极”。技术特征J被隐含公开。 |
| **技术特征K**：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头。<br>**《未公开》** | 无对应内容。对比文件未提及“输出接头（output tab）”这一具体布局元件。 | 目标专利中的“输出接头”（如图2中的204）是一个具体的布局特征，用于在内部栅极之间进行电连接或引出信号。对比文件虽然提到了金属层和通孔进行内部布线（[p0005]），但并未公开“布置在多个导电栅极之间”的“输出接头”这一特定结构。技术特征K未被公开。 |
| **技术特征L**：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。<br>**《未公开》** | 无对应内容。 | 该特征涉及虚设栅极被“切割”（对应于目标专利图2中的多晶线切割掩模212）后，分别与P型或N型扩散区域相关联的具体结构。对比文件未公开任何“虚设栅极”，更未公开其被切割成对并分别与不同扩散类型关联的细节。技术特征L未被公开。 |
| **技术特征M**：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。<br>**《未公开》** | 无对应内容。 | 该特征是特征L的必然结果，定义了经切割的虚设栅极分别构成PMOS或NMOS虚设器件的一部分。由于特征L未被公开，该特征自然也未被公开。 |
| **技术特征N**：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件。<br>**《未公开》** | [p0005] “... power and ground rails 14,16.” “The supply nets 20,18 are supply connections between ... diffusion 24,26 and respective power rails 14,16 (VDD,VSS).” | 对比文件公开了存在接地轨（VSS）以及连接到地的电源网络（supply nets）。然而，这些连接的目的是为有源器件提供参考地电位以使其正常工作。目标专利中“第二导线”的明确且唯一目的是“禁用”虚设器件。对比文件没有出于“禁用”目的而将任何结构连接到接地的教导。两者作用不同。因此，即使对比文件公开了接地连接，也并未公开技术特征N所限定的、用于禁用虚设器件的“第二导线”。 |
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