对比文件名称：US20080105929A1 Semiconductor integrated circuit
目标专利名称：CN104769718B 共享扩散标准单元架构
模型名称：GPT-4
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域 <br> **《直接公开》** | 说明书第[0031]段：“... the N-type diffusion layer 103 is formed near the grounding wire 101 and at least formed from one cell boundary 108 to the other cell boundary 108 without isolation. ... The N-type diffusion layers 103 of neighboring standard cells are integrally formed by combining a plurality of standard cells.” | 对比文件明确公开了N型扩散层（103）从一个单元边界（108）延伸到另一个单元边界，并且在与相邻单元结合时是“一体形成（integrally formed）”的。这意味着当多个单元排列时，N型扩散层会连续地跨越多单元边界，即实质上延伸到了单元外。这与目标专利中“跨单元延伸并且还延伸到单元外”的技术特征完全相同。因此，本领域技术人员能够毫无疑义地从对比文件中得出该技术方案。 |
| **技术特征B**：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域 <br> **《直接公开》** | 说明书第[0035]段：“... the P-type diffusion layer 104 ... at least formed from one cell boundary 108 to the other cell boundary 108 without isolation. ... The P-type diffusion layers 104 of neighboring standard cells are integrally formed by combining a plurality of standard cells.” | 对比文件明确公开了P型扩散层（104）从一个单元边界（108）延伸到另一个单元边界，并且在与相邻单元结合时是“一体形成（integrally formed）”的。这意味着当多个单元排列时，P型扩散层会连续地跨越多单元边界，即实质上延伸到了单元外。这与目标专利中“跨单元延伸并且还延伸到单元外”的技术特征完全相同。因此，本领域技术人员能够毫无疑义地从对比文件中得出该技术方案。 |
| **技术特征C**：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件 <br> **《直接公开》** | 说明书第[0032]段：“Among three N-type diffusion layers 103, two lines of the polysilicon layers 105 are formed ... Each gate electrode of two N-channel MOSFETs N1 and N2 is composed of the polysilicon layer 105.” <br> 第[0036]段：“Among three P-type diffusion layers 104, two lines of the polysilicon layers 105 are formed ... Each gate electrode of two P-channel MOSFETs P1 and P2 is composed of the polysilicon layer 105.” | 对比文件明确公开了在N型和P型扩散层（103, 104）之上形成多晶硅层（105），该多晶硅层作为栅极，构成了N沟道和P沟道MOSFET（即半导体器件）。这直接对应于目标专利中“在每个扩散区域之上的至少一个导电栅极，以创建半导体器件”的特征。本领域技术人员能够毫无疑义地得出该技术方案。 |
| **技术特征D**：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处 <br> **《隐含公开》** | 说明书第[0057]段：“... the standard cell 4 has two P-channel MOSFETs (P7 and P8) and two N-channel MOSFETs (N7 and N8), the P-channel MOSFET P8 and N-channel MOSFET N8 are dummy MOSFETs.” <br> 第[0059]段：“As mentioned above, the P-channel MOSFET P8 and N-channel MOSFET N8 are dummy MOSFETs.” <br> 图6示出了标准单元4的布局，其中包含两个多晶硅线（栅极），其中一个（左侧）形成有效器件P7和N7，另一个（右侧）形成虚设器件P8和N8。 | 对比文件图6公开的单元4中，右侧的多晶硅栅极与P型和N型扩散层相交，形成了P型和N型两个虚设MOSFET（P8, N8），这与目标专利中“虚设器件对”的概念一致。虽然图6仅示出了一个虚设栅极（位于单元右侧），但对比文件说明书第[0059]段及图8提到，可以在排列的标准单元的一端或两端放置仅由两个虚设MOSFET组成的标准单元。本领域技术人员为了在单元两侧都获得均匀的工艺效果（如减少栅极长度波动），很容易想到在单元的两个相对边缘都设置这种包含虚设MOSFET的结构，即形成“虚设栅极对”。因此，该技术特征可以被合理地推断出来。 |
| **技术特征E**：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件 <br> **《未公开》** | 对比文件中未发现相关内容。 | 对比文件虽然公开了虚设MOSFET，但并未公开任何为了“禁用”该虚设器件而将其栅极或源/漏区耦合到电源（VDD或GND）的导线或结构。在对比文件中，电源线（102）和地线（101）通过接触孔（106）连接到扩散层（103, 104），这是为了给有效MOSFET的源/漏极提供电位，属于常规的电源/地布线，其目的并非“禁用”器件。目标专利中“结扎（tie-off）”导线（214）的明确目的是固定虚设器件的电位使其不工作（禁用），这与对比文件中电源/地布线所起的供电作用有本质区别。本领域技术人员无法从对比文件公开的内容中直接或隐含地得出此技术方案。 |
| **技术特征F**：其中所述供电源在所述单元的一侧上 <br> **《未公开》** | 说明书第[0030]段：“As shown in , the grounding wire 101 is arranged at the bottom of FIG. 1. On the other hand, the power source wire 102 is arranged at the top of FIG. 1.” | 对比文件图1明确显示接地线（101）和电源线（102）分别位于单元的底部和顶部，即在单元的两侧（上下两侧）都提供了电源（VDD和GND）。目标专利的特征F明确限定“供电源在所述单元的一侧上”，这对应于其“一指单元”的不对称供电架构（如图2）。对比文件并未公开或暗示这种仅在单元单侧布置供电源的架构。因此，该技术特征未被公开。 |
| **技术特征G**：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上 <br> **《未公开》** | 无对应内容。 | 该特征依赖于特征E（第一导线）和特征F（单侧电源），旨在描述一种不对称的虚设器件结扎结构。如前述，对比文件既未公开为禁用目的而连接虚设器件的导线（特征E），也未公开单侧供电架构（特征F），因此更不可能公开将这种导线连接的虚设器件限定在“仅一个边缘上”的具体布局。该技术特征未被公开。 |
| **技术特征H**：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源 <br> **《未公开》** | 无对应内容。 | 该特征进一步定义了在相对边缘的虚设器件处于“未结扎”状态，是目标专利中描述的“不对称单元”（图2）或单元间共享结扎方案（图4A）的关键限定。对比文件完全没有涉及对虚设器件进行“结扎”或“不结扎”的区分与管理。因此，本领域技术人员无法从对比文件中得出此技术方案。 |
| **技术特征I**：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触 <br> **《未公开》** | 无对应内容。 | 该特征描述了第一导线（栅极结扎214）与虚设栅极（208）以及位于有效栅极（206）和虚设栅极（208）之间的扩散区域（202）部分三者同时接触的特定物理结构（参见目标专利图2及说明书[0022]段）。对比文件中没有任何导线或接触结构被描述为同时接触栅极和栅极之间的扩散区域。这种特定接触方式是实现目标专利中结扎方案的具体手段，在对比文件中完全没有被公开或暗示。 |
| **技术特征J**：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极 <br> **《直接公开》** | 说明书第[0044]段：“... in the standard cell 2, four lines of the polysilicon layers are formed among five N-type diffusion layers 103 and five P-type diffusion layers 104 ... Therefore, the standard cell 2 has four P-channel MOSFETs (P3 to P6) and four N-channel MOSFETs (N3 to N6).” | 对比文件明确公开了在标准单元2中，在扩散层之上形成了“四条（four lines）”多晶硅层（即导电栅极），用于构成多个P沟道和N沟道MOSFET。这直接对应于目标专利中“在每个扩散区域之上的多个导电栅极”的技术特征。本领域技术人员能够毫无疑义地得出该技术方案。 |
| **技术特征K**：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头 <br> **《未公开》** | 无对应内容。 | 目标专利中的“输出接头（output tab）”在图2（204）中示出，是连接内部电路与外部金属导线（如输出线）的特定接触结构。对比文件虽然公开了金属线（107）和接触孔（106）用于连接，但并未描述或暗示在多个栅极之间设置有专门被标识为“输出接头”的特定结构。本领域技术人员无法从对比文件中直接或隐含地得出此具体结构特征。 |
| **技术特征L**：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联 <br> **《未公开》** | 无对应内容。 | 该特征描述了虚设栅极被“切割（cut）”，形成分别与P型或N型扩散区域相关联的部分。这是目标专利中实现PMOS和NMOS虚设器件部分独立控制的关键结构（参见图2中的多晶线切割掩模212）。对比文件中的虚设MOSFET（如图6中的P8, N8）虽然也由栅极跨越两种扩散区形成，但并未提及或显示该栅极被“切割”成两个独立部分。本领域技术人员无法从对比文件中得出此技术方案。 |
| **技术特征M**：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分 <br> **《未公开》** | 无对应内容。 | 该特征是基于特征L“经切割的虚设栅极”的进一步限定。由于特征L未被公开，且对比文件中未描述虚设栅极被切割，因此该限定特征也无法从对比文件中得出。 |
| **技术特征N**：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件 <br> **《未公开》** | 无对应内容。 | 该特征与特征E类似，增加了耦合到“接地”的第二导线。如上所述，对比文件未公开任何为了“禁用”虚设器件而将其耦合到电源或接地的导线。其接地线（101）连接到N型扩散层是为了给有效N-MOSFET的源极提供地电位，属于常规电路连接，目的与“禁用”不同。因此，该技术特征未被公开。 |
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