**对比文件名称**：发明申请_US20120304142A1 DESIGN SUPPORT DEVICE OF THREE-DIMENSIONAL INTEGRATED CIRCUIT AND METHOD THEREOF
**目标专利名称**：具有用于3D集成电路的折叠块及复制引脚的知识产权块设计
**本次调用模型名称**：DeepSeek最新版本模型
## 特征比对表格 ##
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：将具有一或多个电路组件的二维2D块折叠成具有多个层的三维3D块，其中所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件通篇未提及将现有的2D块（或2D IP块）通过“折叠”（folding）的方式转换为具有多个层的3D块，也未描述将2D块中的电路组件分布到3D块的多个层中。 | 目标专利的技术特征A描述了“块折叠”这一特定方法，旨在从现有2D IP块创建3D IP块，并将原2D块的电路组件重新分布到3D块的多层中。对比文件（US20120304142A1）的核心在于3D集成电路的设计支持，特别是为硅穿孔（TSV）预先布置“备用单元”（reserved cells），以应对设计后期TSV位置变更的需求。其描述的是在不同半导体芯片（或芯片上的功能块）之间放置TSV以实现垂直互连，并预留位置。整个文件未涉及将单个2D块折叠、分割并重新实施为多层3D块的概念或过程。因此，本领域技术人员无法从对比文件直接或通过合理推理得出技术特征A的技术方案。 |
| **技术特征B**：确定跨越所述3D块中的所述多个层可用的共享空间<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件提到了“overlap region”（重叠区域），例如第[0092]段描述：“the block 131 of the semiconductor chip 101a and the block 137 of the semiconductor chip 101b have a partial region 151 overlapping therebetween”（半导体芯片101a的块131和半导体芯片101b的块137之间具有部分重叠的区域151）。第[0094]段进一步说明该区域是重叠区域。 | 目标专利的“共享空间”是指在折叠形成的3D块内部，跨越其多个层均可用于放置I/O引脚的空闲或未占用区域（参见说明书第[0077]段）。对比文件中的“重叠区域”特指两个不同半导体芯片上的两个块在垂直方向上投影重叠的区域，用于放置连接这两个块的TSV（第[0095]段）。这是两个不同块（可能位于不同芯片）之间的空间关系，而非一个3D块内部各层之间的空间。两者概念不同，作用也不同（一个用于块内引脚放置，一个用于块间TSV放置）。因此，对比文件未公开技术特征B。 |
| **技术特征C**：将一或多个输入/输出I/O引脚位置放置在所述共享空间中<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件提到了引脚（pin）的放置，例如第[0249]段描述了引脚放置表（pin placement table），其中包含引脚名称、放置层、尺寸、位置等信息。第[0250]段具体说明引脚可以沿块的左侧等放置。 | 虽然对比文件公开了在块中放置引脚这一常规操作，但其引脚放置是根据设计约束（如沿边放置）确定的，并未将其与“跨越3D块中多个层可用的共享空间”这一特定概念关联。目标专利是将I/O引脚位置特意放置在由折叠产生的3D块内部各层共享的空间中，以优化布局。对比文件没有揭示将引脚放置在“共享空间”（如目标专利所定义）中的技术手段或设计思想。因此，该技术特征未被公开。 |
| **技术特征D**：跨越所述3D块中的所述多个层复制所述一或多个I/O引脚位置<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件未描述将同一个I/O引脚位置在多层中进行“复制”（replicate）的概念。 | 技术特征D的核心在于“复制”引脚位置，使得同一个I/O信号接口在3D块的多层中都存在可用接入点。这是目标专利为了解决折叠3D块中引脚分配问题而提出的特定方案。对比文件中虽然引脚有层属性（第[0249]段），但并未教导或暗示为了同一连接目的而在不同层设置相同的（复制的）引脚位置。本领域技术人员无法从对比文件中推导出此技术特征。 |
| **技术特征E**：及使用放置于所述3D块内部的一或多个块内硅穿孔TSV连接所复制的I/O引脚位置，其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件广泛描述了TSV的使用，例如TSV用于连接不同半导体芯片（第[0058]段）。也提到了“块内”有TSV，例如第[0092]段：“in the block 131, TSVs 161 to 163 are placed so as to each penetrate the block 131”（在块131中，放置了TSV 161至163，每个都穿透块131）。 | 技术特征E包含两个关键点：1) 使用块内TSV连接复制的I/O引脚位置；2) 一个复制引脚连接同一层的多个电路组件。对比文件确实公开了在块内部放置TSV（即“块内TSV”），但这些TSV的作用是穿透芯片以连接至另一个芯片上的块（第[0095]段），其功能是提供**块间**的垂直互连，而非用于连接**同一个3D块内部**不同层上的复制引脚。此外，对比文件没有公开“复制的I/O引脚位置”这一前提，因此更谈不上用TSV连接它们。关于一个引脚连接同一层多个组件，这是电路连接的常规可能，但并非该特征区别于现有技术的核心。核心在于“块内TSV连接复制引脚”这一特定结构，其未被公开。 |
| **技术特征F**：其进一步包括：根据与所述集成电路中的一或多个其它块相关联的层位置将所述一或多个其它块连接到所复制的I/O引脚位置中的一者。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件描述了块之间的连接，例如通过TSV连接不同芯片上的块（第[0095]段）。其他块根据其所在的芯片（层）连接到对应的TSV。 | 技术特征F描述的是，根据其他块所在的层，选择性地将其连接到3D块上位于相应层的那个复制引脚上。对比文件公开了块根据其位置（位于哪个芯片/层）连接到对应的TSV。然而，这一连接的基础是TSV本身作为连接点，而目标专利的连接基础是**复制的I/O引脚**。由于对比文件未公开“复制的I/O引脚位置”这一技术特征，因此也就不存在“根据层位置连接到复制引脚之一”的技术方案。两者连接的对象和机制不同。 |
| **技术特征G**：其进一步包括：执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。<br>**判断结果**：《直接公开》 | 对比文件第[0082]段：“Next, in the place-and-route process, cell placement and routing between cells are performed... a floor plan of layout of the semiconductor chips is determined.”（接下来，在布局布线过程中，执行单元放置和单元间布线...确定半导体芯片布局的布图规划。）图2的流程图（Process S106a, S106b）也显示了布局布线过程。第[0086]段提到生成整个3D集成电路的掩模数据。 | 技术特征G的“执行3D布图规划以将3D块及其他块封装成全芯片设计”是3D集成电路设计流程中的常规和必要步骤。对比文件明确描述了其设计流程包含布局布线（place-and-route）过程，其中需要确定芯片的布图规划（floor plan），进行宏单元、单元放置和布线，并最终生成整个3D集成电路的掩模数据（即全芯片设计）。这实质上就是执行3D布图规划并将各个块封装成全芯片设计。因此，本领域技术人员能够毫无疑义地从对比文件得出该技术特征。 |
| **技术特征H**：其中确定所述一或多个I/O引脚位置包括：选择所述一或多个I/O引脚位置以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件未提及以“最小化全芯片设计中的总线长及占用面积”为目标来选择并复制I/O引脚位置。 | 技术特征H限定了复制引脚位置的选择目的——最小化总线长和占用面积。这是目标专利的优化目标。对比文件虽然会进行布局布线优化，但其预留单元（reserved cells）的放置是为了给TSV位置变更提供备用位置（第[0009], [0010]段），其各种放置方法（随机、等距、对称等）是为了提高备用位置被合适利用的概率（第[0117], [0134]等段），并未披露以“最小化总线长和占用面积”为目的进行I/O引脚复制和放置。该优化目的是特定的，未被公开。 |
| **技术特征I**：其中所述一或多个块内TSV提供所复制的I/O引脚位置之间的垂直连接。<br>**判断结果**：未直接公开，也未隐含公开 | 见技术特征E的引用。 | 该特征进一步明确了块内TSV在目标专利方案中的具体作用：连接复制的I/O引脚位置。如之前论述，对比文件中的块内TSV用于连接不同芯片，而非连接同一个块内的复制引脚。由于“复制的I/O引脚位置”这一前提不存在，因此其之间的垂直连接关系也无从谈起。该特征未被公开。 |
| **技术特征J**：其中所述2D块及所述3D块包括知识产权IP块。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件中的块（block）被描述为具有特定功能的单元，例如解码器、编码器、图像I/O单元等（第[0057]段）。通篇未使用“知识产权（IP）块”或“IP核”这一术语。 | 技术特征J将块限定为“知识产权（IP）块”，这通常意味着可重复使用、具有特定知识产权保护的设计模块。虽然对比文件中的功能块在广义上可能被视为一种IP，但该专利文件本身并未明确将其称为或限定为IP块。该限定是目标专利权利要求中的一个具体特征，对比文件没有直接或隐含地公开这一特定概念。 |
| **技术特征K**：其中将所述2D块折叠成所述3D块进一步包括：将所述2D块分割成所述多个层<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件未描述将2D块分割成多个层的过程。 | 这是“折叠”过程的具体步骤之一。对比文件涉及的是已经分层（多个半导体芯片）的3D集成电路设计，其设计起点就是多个层（芯片），而非从一个2D块开始进行层分割。因此，该特征未被公开。 |
| **技术特征L**：及重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中并且将分布在所述3D块中的所述多个层中的所述一或多个电路组件互连。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件未描述对现有2D块的布置和路由进行重新实施（re-implement）的过程。 | 这是“折叠”过程的另一个核心步骤，涉及对原2D块内部布局和连线的重新设计和分布。对比文件的设计流程（如图2）是针对每个半导体芯片分别进行逻辑设计、综合、布局布线，并没有对一个已有的2D设计进行跨层重新实施的过程。该特征未被公开。 |
| **技术特征M**：其进一步包括：根据所重新实施的布置及所重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件未提及此步骤。 | 技术特征M限定了“共享空间”的确定依据——根据重新实施后的布置和路由。这进一步明确了目标专利中“共享空间”是“折叠”后3D块内部布局的产物。对比文件既无“重新实施”步骤，也无由此确定的“共享空间”概念。该特征未被公开。 |
| **技术特征N**：及根据跨越所述3D块中的所述多个层可用的所述共享空间放置所复制的I/O引脚位置。<br>**判断结果**：未直接公开，也未隐含公开 | 对比文件未提及根据“共享空间”放置“复制的I/O引脚”。 | 该特征建立了“共享空间”与“复制引脚放置”之间的逻辑关系。由于对比文件未公开“共享空间”和“复制I/O引脚”这两个前提特征，因此这种特定的放置依据自然也无法被推导出来。该特征未被公开。 |
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