对比文件名称：发明专利_JPWO2012077280A1 三次元集積回路の設計支援装置及び設計支援方法
目标专利名称：说明书
模型名称：专利创造性评估模型
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：将具有一或多个电路组件的二维2D块折叠成具有多个层的三维3D块，其中所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中。 | 未发现相关描述。 | 对比文件涉及多个半导体芯片（如101a、101b）堆叠构成3D集成电路，芯片内部包含块（block，如131）。其核心在于为连接芯片的TSV设置预留单元（予約セル），以应对后续设计变更。整个技术方案围绕芯片间互连（TSV）的布局优化和设计灵活性展开，并未描述将单个2D块（例如一个IP块）通过“折叠”（folding）的方式转换为多层3D块，并将原2D块内的电路组件重新分布到多个层中这一核心概念。因此，该技术特征未被公开。 |
| **技术特征B**：确定跨越所述3D块中的所述多个层可用的共享空间。 | 未发现相关描述。 | 对比文件描述了在块（block）内或重叠区域（重複領域）内配置预留单元（予約セル），例如段落[0042]-[0044]。该“目标区域”是为了放置预留单元而划定的，并非在折叠形成的3D块内部，为了放置I/O引脚而确定的“共享空间”。目标专利中的“共享空间”特指经过折叠和重新实施后，在3D块的多个层之间可共用的、用于放置引脚的区域。对比文件的技术方案不涉及此概念，因此该技术特征未被公开。 |
| **技术特征C**：将一或多个输入/输出I/O引脚位置放置在所述共享空间中。 | 未发现相关描述。 | 对比文件涉及引脚（端子/ピン）的配置，例如段落[0147]中提到的“ピン配置部”。但是，对比文件中描述的引脚配置是常规的2D芯片或块级的I/O引脚布局，并未涉及在由折叠产生的3D块的“共享空间”中特别放置I/O引脚位置。其预留单元（予約セル）是为TSV准备的备用位置，并非I/O引脚。因此，该技术特征未被公开。 |
| **技术特征D**：跨越所述3D块中的所述多个层复制所述一或多个I/O引脚位置。 | 未发现相关描述。 | 对比文件未提及将I/O引脚位置在多个层上进行“复制”（replicate）的概念。其预留单元（予約セル）的配置方式（如随机、等间隔、对称等）是为了分散备用TSV位置，并非对现有引脚位置进行跨层复制。目标专利的核心思想之一是在折叠后的3D块的顶层和底层等位置复制相同的I/O引脚，使引脚在多层可用。此概念在对比文件中完全缺失，因此该技术特征未被公开。 |
| **技术特征E**：及使用放置于所述3D块内部的一或多个块内硅穿孔TSV连接所复制的I/O引脚位置，其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。 | 未发现相关描述。 | 对比文件详细描述了TSV（シリコン貫通ビア）用于连接不同半导体芯片（层），例如段落[0017], [0024]。然而，这些TSV是用于芯片间（块间）垂直互连的，并非“放置于3D块内部”用于“连接所复制的I/O引脚位置”的“块内TSV”。目标专利中，块内TSV的作用是垂直连接位于不同层的同一个复制引脚，使得该引脚在多层可访问。此外，对比文件也未描述一个引脚（无论是TSV还是I/O引脚）耦合到同一层中的两个或更多个电路组件这一具体连接关系。因此，该技术特征未被公开。 |
| **技术特征F**：根据与所述集成电路中的一或多个其它块相关联的层位置将所述一或多个其它块连接到所复制的I/O引脚位置中的一者。 | 对比文件描述了根据层位置进行块间连接。例如，段落[0017]：“半導体チップ101aは、半導体チップ101aを貫通して設けられた1個以上のTSVにより、半導体チップ101bと接続され…”。段落[0037]：“また、半導体チップ同士を直接に張り合わせるため、それぞれの半導体チップで、お互いのTSVの位置を合わせておく必要がある。” | 对比文件公开了位于不同层（不同半导体芯片）上的块通过TSV相互连接，且连接时需要匹配TSV的位置，这隐含了根据块的层位置来决定其连接点（TSV位置）。然而，对比文件中连接使用的是TSV本身，而非目标专利中“所复制的I/O引脚位置”。目标专利的连接对象是经过复制的、位于3D块特定层上的I/O引脚。虽然连接的基本思想（根据层位置确定连接点）类似，但具体的连接对象和技术手段不同。因此，该技术特征未被**直接公开**。从最宽松的隐含公开角度，本领域技术人员可以从“根据层位置通过互连结构连接块”这一普遍原理中，推理出“根据层位置将其他块连接到某个可用的连接点（如引脚）”。但此推理过于宽泛，且未指向“复制的I/O引脚”这一特定对象。严格来说，对比文件未公开该特征的具体技术方案。 |
| **技术特征G**：执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。 | 对比文件涉及3D布局规划。例如，段落[0037]：“配置配線工程では、…半導体チップのレイアウトのフロアプランを決定する。”段落[0213]：“マスクデータ生成部445は、マスクデータを生成して出力する（ステップS126）。”图2所示的整个设计流程也包含了从功能设计到最终生成掩模数据的全过程，这必然包括将多个块封装成全芯片设计的步骤。 | 对比文件公开了用于3D集成电路的设计支持装置和方法，其设计流程（如图2，S101-S126）必然包含3D布局规划步骤，以确定多个块（包含含有TSV的块）在3D空间中的位置并最终生成全芯片设计数据。这是3D集成电路设计的常规步骤。因此，该技术特征被**隐含公开**。 |
| **技术特征H**：其中确定所述一或多个I/O引脚位置包括：选择所述一或多个I/O引脚位置以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。 | 未发现相关描述。 | 对比文件未提及以“最小化全芯片设计中的总线长及占用面积”为目标来选择或复制I/O引脚位置。其预留单元（予約セル）的配置策略（如随机、对称等）主要是为了在TSV位置需要变更时提供灵活、合适的备用位置，以提高设计修改效率并减少对其他部分的影响（见段落[0009], [0248]），并非针对总线长和占用面积的优化。因此，该技术特征未被公开。 |
| **技术特征I**：其中所述一或多个块内TSV提供所复制的I/O引脚位置之间的垂直连接。 | 未发现相关描述。 | 如特征E所述，对比文件中的TSV用于连接不同芯片（层），属于芯片间或块间互连，而非用于连接同一3D块内部、位于不同层的复制引脚。因此，“块内TSV提供复制引脚间的垂直连接”这一特定技术手段未被公开。 |
| **技术特征J**：其中所述2D块及所述3D块包括知识产权IP块。 | 对比文件中提到了“ブロック”（block），例如段落[0016]描述各块具有特定功能（如解码器、编码器）。在集成电路设计领域，实现特定功能的块通常可以对应为IP块（知识产权块）。 | 对比文件虽然没有明确使用“IP块”这一术语，但其描述的具有特定功能的“ブロック”（如デコーダ、エンコーダ）正是集成电路设计中常见的IP块形式。本领域技术人员能够毫无疑义地认识到，这些功能块可以作为知识产权（IP）进行复用。因此，该技术特征被**隐含公开**。 |
| **技术特征K**：其中将所述2D块折叠成所述3D块进一步包括：将所述2D块分割成所述多个层。 | 未发现相关描述。 | 对比文件未涉及将单个2D块进行“分割（partitioning）”成多个层的操作。其多层结构来源于多个独立的半导体芯片的堆叠。因此，该技术特征未被公开。 |
| **技术特征L**：及重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中并且将分布在所述3D块中的所述多个层中的所述一或多个电路组件互连。 | 对比文件涉及布局和布线的重新实施。例如，段落[0037]描述了在布局布线工程中，进行单元布局和布线以满足时序。段落[0212]提到在TSV位置变更后，需要重新进行电源布线和详细布线（ステップS122-S124）。 | 对比文件公开了在集成电路设计过程中（特别是在修改后）会进行布置和路由（配線）的重新实施。然而，这种重新实施发生在整个芯片或块的层面，用于优化时序或适应设计变更，并非特指将从一个2D块“折叠”而来的电路组件重新分布到多层并进行互连这一特定过程。目标专利的“重新实施”是其“折叠”方法的具体步骤之一，具有明确的上下文。因此，对比文件仅部分公开了“重新实施布置及路由”这一通用概念，但未在“折叠2D块成3D块”的语境下公开其具体应用。该技术特征未被公开。 |
| **技术特征M**：根据所重新实施的布置及所重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间。 | 未发现相关描述。 | 如特征B和L所述，对比文件既未公开“折叠”和相关的“重新实施”，也未公开基于此确定“共享空间”的概念。因此，该技术特征未被公开。 |
| **技术特征N**：及根据跨越所述3D块中的所述多个层可用的所述共享空间放置所复制的I/O引脚位置。 | 未发现相关描述。 | 如特征C、D、M所述，对比文件未公开“共享空间”和“复制的I/O引脚位置”，更未公开两者之间的关联。因此，该技术特征未被公开。 |
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