**对比文件名称**：发明授权_US07949984B2 Method and apparatus for designing a three-dimensional integrated circuit
**目标专利名称**：具有用于3D集成电路的折叠块及复制引脚的知识产权块设计
**本次调用模型名称**：DeepSeek
## 特征比对表格 ##
| 技术特征描述及公开性判断 | 对比文件原文引用 (段落标号或位置) | 公开性论述 |
| **技术特征A**：将具有一或多个电路组件的二维2D块折叠成具有多个层的三维3D块，其中所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中。<br>**《直接公开》** | [0009] 根据本发明的第一方面，提供了一种设计三维集成电路的方法，其包括：<br>将形成在半导体衬底上的电路的二维布局数据分成多个布局块数据，以便在不同的层中重新排列；<br>[0010] 生成布局块数据，将垂直相邻布置的两层中的一层布局块数据反转；<br>[0011] 交替布置所述反转的布局块数据和非反转块布局数据以形成多个垂直重叠的层；<br>以及图4A-4C、5A-5C、7A-8D等图示了该过程。 | 对比文件明确公开了从2D布局数据（即2D块）开始，将其分割（划分）成多个布局块数据，并通过反转和交替堆叠这些数据，形成具有多个层的3D布局（即3D块）。在这个过程中，原2D块中的电路组件（由布局数据表示）被分布到所形成的多个层中。这与目标专利特征A的“折叠”和“分布”实质相同。 |
| **技术特征B**：确定跨越所述3D块中的所述多个层可用的共享空间。<br>**《隐含公开》** | [0090] 图10A是原始二维优化电路布局。图中绘制的连接A和B的粗线21被假定为布局图中最长的互连线。...<br>[0091] 使用图10A的虚线L1作为折叠线，将电路配置成图10B所示的折叠结构。...<br>[0092] 图10A所示的最长互连线21两端的电路部分A和B几乎垂直重叠。因此，在该部分使用通孔使得限制整个电路速度的互连线变短；因此，电路性能得到极大改善。 | 目标专利中的“共享空间”指在折叠后的3D块中，跨越多个层都未被电路组件占用的、可用于放置复制引脚的位置。对比文件虽未明确提及“共享空间”概念，但其在折叠布局时，为了放置连接不同层引脚的通孔（via），必然需要选择在多层中都可访问的、未被电路阻挡的位置（如图10B中A和B垂直重叠的区域）。本领域技术人员能够理解，为实现层间连接，确定这样的可用空间是隐含的、必要的步骤。 |
| **技术特征C**：将一或多个输入/输出I/O引脚位置放置在所述共享空间中。<br>**《隐含公开》** | [0092] ...图10A所示的最长互连线21两端的电路部分A和B几乎垂直重叠。因此，在该部分使用通孔使得限制整个电路速度的互连线变短...<br>[0097] 在附图11A至11D中，A和B表示电路中由长互连线连接的两个引脚。...<br>[0098] ...因此，通孔位置设置在如图11C所示的引脚B处。 | 对比文件描述了在折叠布局后，确定通孔（via）位置以连接不同层的引脚（如引脚A和B）。通孔的位置即为实现垂直连接的接触点位置，这实质上相当于定义了引脚在三维空间中的位置。为了放置这些通孔，必然会利用在多层中可用的空间（即特征B论述的隐含的共享空间）。因此，将引脚（通过通孔体现）放置在多层可用空间中这一技术手段已被对比文件隐含公开。 |
| **技术特征D**：跨越所述3D块中的所述多个层复制所述一或多个I/O引脚位置。<br>**《直接公开》** | [0097] 在附图11A至11D中，A和B表示电路中由长互连线连接的两个引脚。...<br>[0098] ...图11A所示的二维图在折叠线L1处垂直折叠。图11B是在折叠线L1处折叠的示意图。电路被分成两层，即上层a和下层b。在这种情况下，折叠的互连线在上层和下层部分重叠。因此，通孔位置设置在如图11C所示的引脚B处。 | 对比文件图11A-11C明确示出，在二维布局中有一个引脚B。当布局沿L1折叠形成上下两层（a和b）后，该引脚B在折叠后的结构中，在上层a和下层b的对应位置均存在（图11C中，上层a和下层b在对应位置都有“B”的表示，并通过通孔连接）。这实质上是将原2D布局中的一个引脚位置，在折叠形成的3D块的两个层中进行了“复制”，使其在两个层中都可用。这直接公开了“跨越多个层复制引脚位置”。 |
| **技术特征E**：使用放置于所述3D块内部的一或多个块内硅穿孔TSV连接所复制的I/O引脚位置，其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。<br>**《直接公开》** (部分) **《隐含公开》** (部分) | [0092] ...因此，在该部分使用通孔使得限制整个电路速度的互连线变短...<br>[0098] ...因此，通孔位置设置在如图11C所示的引脚B处。 | 1. **使用块内TSV连接复制的引脚位置**：对比文件多次明确记载使用“通孔”（via）连接不同层的引脚（如[0092]，[0098]），这些通孔位于形成的3D电路块内部（如图10B, 11C所示），其作用与“块内硅穿孔TSV”相同。因此，该部分被**直接公开**。<br>2. **一个引脚耦合至同一层的多个电路组件**：对比文件未明确描述一个引脚连接同一层内的多个组件。然而，在集成电路设计中，一个输出引脚驱动同一层内的多个负载（电路组件），或者一个输入引脚从同一层内多个信号源接收信号，是常见的设计实践。本领域技术人员在实施对比文件的方案时，为了实现电路功能，完全可能且自然地设置一个引脚连接到同一层的多个组件。因此，该限定属于本领域的公知常识和常规设计选择，被对比文件**隐含公开**。 |
| **技术特征F**：根据与所述集成电路中的一或多个其它块相关联的层位置将所述一或多个其它块连接到所复制的I/O引脚位置中的一者。<br>**《隐含公开》** | [0005] 近年来，提出了Si衬底通孔（垂直层间互连）技术...Si衬底通孔可以在多个堆叠衬底之间形成导电路径，从而大幅减少二维芯片面积。<br>[0066] 如图4C所示，连接层6和7的互连部分8沿着每个互连部分的侧面垂直布置。...<br>图6显示了包含多个功能块（如RF电路11，RAM 12等）的2D布局，这些块在折叠后分布在不同的层。 | 对比文件公开了设计包含多个功能块（其他块）的3D IC，并通过通孔（TSV）实现层间互连。当3D IC中的某个块（如图6中的某个功能块）需要与折叠块（即特征A生成的3D块）通信时，它必然需要根据自身所在的层位置，连接到折叠块在对应层上可用的连接点（即复制的引脚位置之一）。这是实现3D IC内任意块间通信的必然逻辑结果。因此，该特征被对比文件整体技术方案所隐含。 |
| **技术特征G**：执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。<br>**《直接公开》** | [0003] 本发明涉及一种用于设计三维集成电路的方法和装置，该三维集成电路以半导体电路布置在多个堆叠层上的方式形成。<br>[0009] 根据本发明的第一方面，提供了一种设计三维集成电路的方法...<br>整个说明书（如图6，及对功能块的描述）均是在全芯片设计的语境下讨论如何将2D布局转换成3D布局。 | 对比文件所要求保护的主题就是“设计三维集成电路的方法和装置”。其说明书记载的整个方法（分割、反转、堆叠、通过通孔重新排列互连）的最终目的就是生成一个完整的、包含多个块（可能包括折叠块和其他块）的三维集成电路布局，即“全芯片设计”。这直接公开了“执行3D布图规划以封装成全芯片设计”。 |
| **技术特征H**：其中确定所述一或多个I/O引脚位置包括：选择所述一或多个I/O引脚位置以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。<br>**《直接公开》** | [0080] ...然而，根据前述在先发明，仅继承了传统二维设计图中的电路延迟时间。因此，这并不能直接促进电路性能的改进。...<br>[0081] ...因此，仅需减少长互连线。...<br>[0082] ...然而，这种长互连线少于约10%；因此，仅需使用通孔连接这些长互连线。通过这种方式，可以利用二维布局实现比二维电路的优化P&R更快且面积更小的三维集成电路。考虑到设计通孔的成本，通孔数量可以限制在少于10个，具体取决于电路。 | 对比文件明确记载了其发明目的和效果是减少长互连线（相当于缩短总线长）和减小芯片面积（相当于减小占用面积）。其技术手段（如[0082]所述）正是通过选择特定的互连线（其两端即引脚位置）并使用通孔进行连接（这必然涉及在折叠后的多层中确定/复制引脚位置），来实现这些目标。因此，“选择引脚位置以最小化总线长及占用面积”这一设计目标和技术效果已被对比文件直接公开。 |
| **技术特征I**：其中所述一或多个块内TSV提供所复制的I/O引脚位置之间的垂直连接。<br>**《直接公开》** | [0005] ...Si衬底通孔可以在多个堆叠衬底之间形成导电路径...<br>[0092] ...因此，在该部分使用通孔使得限制整个电路速度的互连线变短...<br>[0098] ...因此，通孔位置设置在如图11C所示的引脚B处。 | 对比文件明确且反复地记载了使用“通孔”（via）来连接不同层的电路部分（引脚），这些通孔的作用就是提供垂直方向的电连接。这与“块内TSV提供垂直连接”的技术特征完全相同。 |
| **技术特征J**：其中所述2D块及所述3D块包括知识产权IP块。<br>**《隐含公开》** | [0003] ...本发明涉及一种用于设计三维集成电路的方法和装置，该三维集成电路以半导体电路布置在多个堆叠层上的方式形成。<br>图6及对应描述：[0056] ...二维布局数据包括一些功能块，例如RF电路11，RAM 12，模拟电路13，ASIC 14，CPU 15，DSP 16和闪存17。 | 对比文件中描述的“电路”、“功能块”（如RF电路、RAM、CPU、ASIC等）是集成电路设计中可复用、具有特定功能的模块，这符合本领域对“知识产权块（IP块）”的普遍理解。虽然对比文件未使用“IP块”这一术语，但其处理的对象（功能块）在实质上是IP块的一种表现形式。本领域技术人员能够毫无疑义地认识到，这些功能块可以作为IP核用于更大的设计。因此，该特征被隐含公开。 |
| **技术特征K**：其中将所述2D块折叠成所述3D块进一步包括：将所述2D块分割成所述多个层。<br>**《直接公开》** | [0009] 将形成在半导体衬底上的电路的二维布局数据分成多个布局块数据，以便在不同的层中重新排列；<br>[0052] ...在图4中，二维布局数据被分成两个布局块数据，即A和B。 | 对比文件的方法起始步骤就是“dividing two-dimensional layout data ... into a plurality of layout block data”，这明确对应于“将2D块分割成多个层”。 |
| **技术特征L**：及重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中并且将分布在所述3D块中的所述多个层中的所述一或多个电路组件互连。<br>**《直接公开》** | [0009] ...将形成在半导体衬底上的电路的二维布局数据分成多个布局块数据，以便在不同的层中重新排列；<br>[0011] 交替布置所述反转的布局块数据和非反转块布局数据以形成多个垂直重叠的层；<br>[0014] 重新排列所选互连线，使用连接该互连线上层和下层的通孔。<br>[0054] 布局块数据A布置在第一层衬底上，布局块数据B布置在第二层衬底上。 | 对比文件公开了：1）将2D布局数据分割成块数据（对应“重新实施布置”的基础）；2）将这些块数据（包括反转的）排列到不同的层（对应“分布在多个层中”）；3）通过通孔重新排列（连接）跨越层的互连线（对应“互连分布在多层中的电路组件”）。虽然“重新实施路由”的表述略有不同，但通过通孔对互连线进行重新安排以实现层间连接，实质上就是针对3D结构的重新路由。因此，该特征被直接公开。 |
| **技术特征M**：根据所重新实施的布置及所重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间。<br>**《隐含公开》** | 此特征与特征B、C、L密切相关。基于特征L已被公开，在完成布置和路由（包括通孔放置）后，本领域技术人员为了优化连接或添加额外连接（如复制引脚），必然需要评估在多层中哪些空间是可用的。这属于设计过程中的常规步骤。对比文件虽然没有明文写出“确定共享空间”，但其在[0098]中描述选择通孔位置时，提到了“如果存在无法移动到该位置的电路部分，则通孔位置可以移动到位置C”，这暗示了在确定连接位置（引脚位置）时需要考虑空间的可用性。因此，该特征被隐含公开。 | |
| **技术特征N**：及根据跨越所述3D块中的所述多个层可用的所述共享空间放置所复制的I/O引脚位置。<br>**《隐含公开》** | 此特征是特征C和M的逻辑组合。如上所述，对比文件隐含了确定可用空间（特征M）以及将通孔（代表引脚连接点）放置在合适位置（特征C）的技术内容。因此，根据可用空间来放置复制的引脚位置这一整体技术手段，是本领域技术人员能够从对比文件中合理推导得出的。 |
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