**对比文件名称**：发明申请_US20120163110A1 MEMORY DEVICE WITH ROBUST WRITE ASSIST
**目标专利名称**：自适应负位线写入辅助
**模型名称**：GPT-4
## 特征比对表格 ##
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：其包括：位线对<br>**《直接公开》** | 译[0003] ... a pair of complimentary bit-lines (BL)。 | 对比文件明确公开了存储器单元通过一对互补的位线(BL)进行访问，这与目标专利中“位线对”的特征完全一致。 |
| **技术特征B**：和写入辅助电路，包含：电容器，具有耦合到负位线升压端子的第一端子以用于将负位线升压提供到所述位线对中的放电位线<br>**《直接公开》** | 译[0082] ... the boost circuitry can comprise in some embodiments a CMOS transistor 102 configured in a capacitor arrangement ... 译[0083] The capacitor 102 and pass transistor 104 are configured to operate ... when the boost circuitry 103 is enabled the capacitor 102 has a first terminal coupled to a low voltage and the other terminal coupled to the bit line instantaneously drops ... to decouple the selected bit line from a low supply voltage rail. In other words the pass transistor 104 causes the selected bit line to ‘float’. | 对比文件公开了升压电路（boost circuitry）包含配置为电容的晶体管102。当升压使能时，该电容器的一端被耦合到低电压（可视为负升压），另一端耦合到选定的位线，从而将该位线拉低（提供负升压）并使其浮置。这直接公开了“写入辅助电路包含电容器，用于将负位线升压提供到位线对中的放电位线”这一技术特征。 |
| **技术特征C**：第一反相器，具有耦合到所述电容器的第二端子的输出，所述反相器具有接地端子<br>**《隐含公开》** | 译[0087] ... a reset set latch (RS Latch) 107. The latch 107 can comprise a pair of cross coupled inverters ... 译[0092] ... an output latch 411 comprising a pair of cross coupled inverters ... 译[0088] ... a pair of serial inverters ... | 对比文件多处提及反相器（如锁存器中的交叉耦合反相器、串联反相器）。虽然未明确指出哪个反相器直接驱动电容器的第二端子，但其升压控制电路105和升压控制输入发生器197必然包含逻辑门电路（包括反相器）来生成控制信号以操作升压电路103。本领域技术人员能够理解，要实现对比文件图3和图5所示的控制逻辑，使用反相器来驱动信号是常规且必要的技术手段。因此，可以合理推断存在一个其输出用于驱动电容相关控制端的反相器，而任何反相器必然具有接地端子。此特征被隐含公开。 |
| **技术特征D**：开关，耦合于所述接地端子与接地之间，所述开关被配置成响应于升压跟踪信号的确证而断开以使得所述电容器的所述第二端子浮置以终止所述放电位线的所述负位线升压<br>**《直接公开》** | 译[0082] ... a pass transistor 104 (which in some embodiments is a nmos transistor) for selectively coupling the selected bit line to a low voltage supply. 译[0083] ... the pass transistor gate ... receives the low voltage is configured to decouple the selected bit line from a low supply voltage rail. In other words the pass transistor 104 causes the selected bit line to ‘float’. 译[0100] ... the boost control input generator 197 is configured to output a signal to the boost control circuitry 105 to deactivate the boost circuitry, in other words to couple the current drain back to the bit line. | 对比文件公开了晶体管104作为开关，用于选择性地将选定位线耦合到低电压电源（接地）。当升压控制电路105根据升压控制输入发生器197产生的信号（相当于升压跟踪信号）动作时，会使晶体管104的栅极接收低电压，从而断开开关，使位线浮置，终止负升压。这直接对应于目标专利中“开关响应于升压跟踪信号断开以使电容器第二端子浮置”的技术特征。 |
| **技术特征E**：多个虚设存储器单元，并联耦合于一对虚设位线之间，所述多个虚设存储器单元被配置成电模型化对通过一对存取晶体管耦合到所述位线对的存储器单元的写入操作<br>**《隐含公开》** | 译[0089] ... the boost control input generator 197 can comprise a pair of dummy columns or bit lines with dummy components or loads configured to determine both the first boost activation period and the second boost deactivation signals. ... the second dummy bit line 412 can be used to track the zero cross-over time as the cell 408 emulates the short-circuit current shown by the transistor 3 in FIG. 1. 译[0090] ... the cell 408 provides the current equivalent to Icurrent ... | 对比文件公开了包含虚设列（dummy column）和虚设单元（cell 408）的升压控制输入发生器197。虚设单元408被配置为模拟实际存储器单元（如图1中的晶体管3）的短路电流。虽然未明确说明“多个虚设单元并联耦合”，但为了实现更精确的建模，本领域技术人员容易想到使用多个并联的虚设单元来平均化工艺偏差，这是一种常规设计选择。此外，“模型化写入操作”这一功能已被明确公开（模拟短路电流以确定写入完成时机）。因此，该特征被隐含公开。 |
| **技术特征F**：以及写入检测电路，被配置成响应于对所述多个虚设存储器单元的所述模型化写入操作的完成而确证所述升压跟踪信号。<br>**《直接公开》** | 译[0089] ... the second dummy bit line 412 can be used to track the zero cross-over time as the cell 408 emulates the short-circuit current ... and produce the deactivating signal. 译[0092] ... an output latch 411 ... configured to maintain a well defined output signal. The output ... can then be coupled to the boost control circuitry 105 providing suitable timing periods for enabling and disabling the boost ... | 对比文件明确公开了升压控制输入发生器197监测第二虚设位线412的电位，当虚设单元408模拟的短路电流导致其放电到特定电平时（即模型化写入操作完成的关键节点），会通过输出锁存器411产生一个信号（即去激活信号）并输出到升压控制电路105。该信号用于控制升压的禁用时机，其功能与目标专利中“响应于模型化写入操作完成而确证升压跟踪信号”的写入检测电路完全相同。 |
| **技术特征G**：其进一步包括：字线，被配置成针对所述存取晶体管中的每一个而驱动栅极<br>**《直接公开》** | 译[0003] ... (actuated by a word-line WL signal) selectively couples the inverters to a pair of complimentary bit-lines (BL)。 | 对比文件明确公开了字线（word-line WL）信号用于驱动存取晶体管（或称开关晶体管）的栅极，以选择性地将存储器单元耦合到位线对。 |
| **技术特征H**：一对虚设位线，被配置成电模型化一对位线<br>**《直接公开》** | 译[0089] ... a pair of dummy columns or bit lines ... 译[0090] The dummy bit line 403 and load 402 are configured to simulate the performance of the actual bit line BLT<0>/BLF<0> as it discharges ... | 对比文件明确公开了第一虚设位线403和第二虚设位线412，并指出第一虚设位线403配置为模拟实际位线BLT<0>/BLF<0>的放电性能。这直接公开了“一对虚设位线被配置成电模型化一对位线”的特征。 |
| **技术特征I**：以及虚设字线，被配置成电模型化所述存储器字线的字线出现时间，其中所述多个虚设存储器单元包含一对虚设存取晶体管，所述存取晶体管被配置成使其栅极由所述虚设字线驱动以耦合到所述虚设存储器单元从而耦合到所述一对虚设位线。<br>**《未公开》** | 未找到对应描述。 | 对比文件虽然公开了使用虚设位线和虚设单元来模拟写入时序，但未提及使用“虚设字线”来模拟实际字线的出现时间。对比文件中的虚设写入驱动器405直接由写时钟信号驱动，其操作独立于字线解码路径。目标专利中通过虚设字线精确模拟实际字线从解码到驱动的延迟，这是一个更精细的时序建模特征，在对比文件中未被公开或暗示。 |
| **技术特征J**：其中所述虚设存储器单元包含一对交叉耦合的反相器，且其中所述交叉耦合的反相器中的一个被配置成驱动虚设存储器单元输出信号<br>**《未公开》** | 未找到对应描述。 | 对比文件提及了“cell 408”作为虚设单元来模拟短路电流，但未描述其具体内部结构。没有公开该虚设单元包含“一对交叉耦合的反相器”这一典型的SRAM单元结构，也未公开其中一个反相器输出一个用于检测的“虚设存储器单元输出信号”。 |
| **技术特征K**：并且其中写入检测信号被配置成响应于所述虚设存储器单元输出信号的二进制转变而确证所述升压跟踪信号。<br>**《未公开》** | 未找到对应描述。 | 由于对比文件未公开特征J（具有交叉耦合反相器并输出信号的虚设存储器单元），因此自然也未曾公开“响应于虚设存储器单元输出信号的二进制转变”来确证信号这一具体检测机制。对比文件是基于虚设位线的电压电平（如低于某阈值）来触发信号。 |
| **技术特征L**：其中所述写入检测电路包含被配置成输出所述虚设存储器单元输出信号的延迟版本和补充虚设存储器单元输出信号的延迟版本的反相器的串联链。<br>**《未公开》** | 未找到对应描述。 | 对比文件的写入检测/控制电路（图5中的197）未描述包含由反相器组成的串联链来产生延迟版本的输出信号。其电路主要由比较器、锁存器、电流源/漏等组成，用于监测虚设位线电压。 |
| **技术特征M**：其中所述写入检测电路包含被配置成响应于所述虚设存储器单元输出信号的确证而接通的第一反相器和被配置成响应于补充虚设存储器输出信号的确证而断开的第二反相器。<br>**《未公开》** | 未找到对应描述。 | 此特征依赖于特征J和K所定义的特定信号（虚设存储器单元输出信号及其补码）以及基于这些信号控制反相器的具体电路结构。对比文件未公开这些前提条件，也未公开此特定的电路配置。 |
| **技术特征N**：其中所述写入检测电路包含被配置成锁存所述升压跟踪信号的锁存器。<br>**《直接公开》** | 译[0092] ... an output latch 411 comprising a pair of cross coupled inverters ... configured to maintain a well defined output signal. | 对比文件明确公开了输出锁存器411，它包含一对交叉耦合的反相器，用于维持一个定义明确的输出信号。该输出信号用于控制升压的禁用，其功能等同于锁存升压跟踪信号。 |
| **技术特征O**：其中所述写入检测电路被配置成响应于字线复位信号的确证而将所述升压跟踪信号充电到电源电压。<br>**《未公开》** | 未找到对应描述。 | 对比文件未提及“字线复位信号”。其电路复位机制可能不同，没有公开响应于一个名为“字线复位”的信号将控制信号充电到电源电压这一特定操作。 |
| **技术特征P**：其中所述锁存器包含具有耦合到开关的锁存器接地端子的反相器，所述开关被配置成响应于字线复位信号的确证而将所述锁存器接地端子耦合到接地。<br>**《未公开》** | 未找到对应描述。 | 对比文件虽然公开了锁存器（411），但未描述其反相器的接地端子通过一个受“字线复位信号”控制的开关耦合到地的具体结构。 |
| **技术特征Q**：其中所述升压跟踪信号为低态有效信号，且其中写入检测信号被配置成在其确证期间使所述升压跟踪信号接地。<br>**《隐含公开》** | 译[0092] ... the operation only enables an inverted signal from the second dummy column bit line while a write cycle is active. 译[0100] ... the boost control input generator 197 is configured to output a signal to the boost control circuitry 105 to deactivate the boost circuitry... | 对比文件公开了升压控制输入发生器197输出一个信号去“停用”（deactivate）升压电路。结合其电路图（图3，图5）和描述，本领域技术人员可以理解，该输出信号在需要终止升压时（即确证时）应为一个有效的低电平，以控制后续逻辑（例如，使能图3中的电流泄放路径或改变锁存器状态）。虽然未明确使用“低态有效”这一术语，但该功能已被隐含公开。 |
| **技术特征R**：其包括：在对通过一对位线存取的存储器单元的写入操作期间，将所述位线中的放电位线耦合到充电电容器的第一端子，同时所述充电电容器的第二端子耦合到接地以开始所述放电位线的负位线升压操作<br>**《直接公开》** | 译[0083] ... when the boost circuitry 103 is disabled the capacitor has a first terminal coupled to a positive voltage and the other terminal coupled to the bit line and the pass transistor gate which also receives the positive voltage is configured to couples the selected bit line to a low supply voltage rail. ... when the boost circuitry 103 is enabled the capacitor 102 has a first terminal coupled to a low voltage and the other terminal coupled to the bit line instantaneously drops ... and the pass transistor gate ... is configured to decouple the selected bit line from a low supply voltage rail. | 对比文件描述了写入操作期间的两种状态。在升压使能前，电容器一端接正电压，另一端通过导通的晶体管104接地，位线也被拉到地。当升压使能时，电容器一端被切换到低电压，由于电容效应，其另一端（即耦合到位线的那一端）电压瞬时下降（产生负升压），同时晶体管104关断使位线浮置。这实质上描述了“在写入操作期间，通过将电容器一端接地，同时另一端耦合到低电压，开始对放电位线的负升压操作”的过程。 |
| **技术特征S**：响应于对所述存储器单元的所述写入操作的起始，确定对至少一个虚设存储器单元的写入操作何时完成<br>**《直接公开》** | 译[0089] ... the boost control input generator 197 can comprise a pair of dummy columns ... configured to determine both the first boost activation period and the second boost deactivation signals. 译[0090] ... the second dummy bit line 412 can be used to track the zero cross-over time as the cell 408 emulates the short-circuit current ... | 对比文件公开了升压控制输入发生器197包含虚设列，用于确定升压激活和去激活的时机。具体地，第二虚设位线412用于跟踪“零交叉时间”（zero cross-over time），这是通过虚设单元408模拟实际单元中的短路电流来完成的。这直接对应于“响应于写入操作起始，确定对虚设单元的写入操作何时完成（即达到某个关键时间点）”这一特征。 |
| **技术特征T**：以及响应于对所述至少一个虚设存储器单元的所述写入操作完成的所述确定而使所述第二端子浮置以终止所述负位线升压操作，其中所述确定所述写入操作何时完成使用并联耦合于一对虚设位线之间的多个虚设存储器单元。<br>**《隐含公开》** | 译[0100] ... after a specified or determined time period defined by the discharging rate of the second dummy column bit line by the current drain and the capacitor to simulate the point when the bit line recrosses the zero volt line the boost control input generator 197 is configured to output a signal to the boost control circuitry 105 to deactivate the boost circuitry, in other words to couple the current drain back to the bit line. | 对比文件明确公开了响应于由虚设列确定的特定时间段（模拟位线重新过零点），升压控制输入发生器197输出信号给升压控制电路105以停用升压电路，即重新将电流泄放路径耦合到位线。这实质上是终止负升压操作。结合特征E的论述，确定该时间段所使用的虚设单元（cell 408）可以被认为是并联在虚设位线之间的。因此，该特征被隐含公开。 |
| **技术特征U**：其中使所述电容器的所述第二端子浮置包括对于耦合到所述电容器的所述第二端子的反相器而使接地端子与接地分离。<br>**《未公开》** | 未找到对应描述。 | 对比文件描述使位线浮置是通过关断晶体管104实现的（译[0083]），未提及通过使耦合到电容器第二端子的反相器的接地端子与地分离来实现浮置。目标专利的这一具体电路实现方式在对比文件中未被公开。 |
| **技术特征V**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含使用虚设字线模型化字线出现周期。<br>**《未公开》** | 未找到对应描述。 | 如特征I所述，对比文件未提及使用“虚设字线”来模拟字线出现时间。其时序确定是基于虚设位线的放电率，而非模拟字线解码和驱动的延迟。 |
| **技术特征W**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含加载所述一对虚设位线以匹配所述一对位线的电容负载。<br>**《直接公开》** | 译[0090] The dummy bit line 403 and load 402 are configured to simulate the performance of the actual bit line BLT<0>/BLF<0> as it discharges and therefore to monitor the fall time. ... load 402 provide the drain load compared to BLT<0> line. ... load element 410 is configured to provide the simulation of the bit line load. | 对比文件明确公开了在虚设位线403上设置有负载402以模拟实际位线的性能（放电时间），并且负载元件410被配置为模拟位线负载。这直接公开了“加载虚设位线以匹配位线的电容负载”这一特征。 |
| **技术特征X**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包括检测来自至少一个虚设存储器单元的虚设存储器输出信号的二进制转变。<br>**《未公开》** | 未找到对应描述。 | 如特征J和K所述，对比文件未公开具有交叉耦合反相器结构并输出“虚设存储器单元输出信号”的虚设单元，其检测机制是基于虚设位线的电压电平阈值，而非检测一个存储节点信号的二进制跳变。 |
<<<A>>><<<B>>><<<D>>><<<F>>><<<G>>><<<H>>><<<N>>><<<R>>><<<S>>><<<W>>>
<<<c>>><<<e>>><<<t>>><<<q>>>